DDR SDRAM控制器的设计及FPGA实现

介绍了DDR SDRAM控制器的系统命令和结构,设计了一种基于状态机的DDR SDRAM控制器。利用状态机对读写操作进行控制可提高系统性能,给出了基于FPGA的控制器的仿真结果。     

好望角

三星电子开发出世界首块 1Gb 内存芯片三星电子有限公司日前成功开发出世界首块1Gb 双倍数据传输率同步动态随机存取存储器(DDR SDRAM)。该产品数据处理速度可达350-HHz,并在业界首次将0.13微米处理技术成功应甩于芯片开发。在体积上比其它半导体公司开发的同类设备小30-40%。其独特的节能、低压设计使该产品可以在1.8伏的低压下运行。     

DDR2 SDRAM控制器的FPGA实现

龙芯SoC第一版本(ICT-E32)中集成的是SDRAM控制器,但鉴于SDRAM性能的限制,使其成为提高龙芯SoC性能的瓶颈.为了进一步提高龙芯SoC性能,在新一款中集成了DDR2控制器.因为DDR2采用了新技术,使其实现相对于SDRAM更为复杂,因此预先在FPGA上对其进行实现,以方便对其在整个SoC设计中的集成.目前,该控制器已经通过功能仿真,并在Xilinx公司的Virtex-4系列FPGA上得以实现.     

基于Verilog HDL的DDR2 SDRAM控制器设计

文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公司的DC进行综合,通过Altera公司的FPGA进行硬件验证,结果表明控制器能完全胜任对DDR2 SDRAM的控制。     

一种LVDS接口的液晶显示驱动设计

为了解决目前嵌入式液晶显示技术中存在的显示驱动支持分辨率低、数据更新慢及控制灵活性差等问题,设计了一种基于现场可编程门阵列(FPGA)的LVDS接口的液晶显示驱动。对数据缓存技术中数据读写控制等关键问题进行了分析,研究了对液晶显示驱动时序和低电压差分信号(LVDS)传输时序。基于FPGA构建缓存控制模块和显示控制模块,实现数据快速更新及LVDS接口液晶显示屏的显示。通过QuartusⅡ软件,对缓存控制模块控制时序进行了采样分析验证。验证结果表明:第二代双倍数据率同步动态随机存取存储器(DDR2 SDRAM)在166 MHz下工作,LVDS接口液晶显示屏分辨率为1 024 pixel×768 pixel,位宽为16 bit时,数据更新率达82 MHz,且控制灵活,能够满足目前对液晶显示驱动的需求。     

CMV2000高速大面阵信号处理和完整性仿真分析

基于CMV2000高速大面阵探测器构建了图像处理系统,为了在100 fps帧率的情况下同时采集和处理2片2 K×1 K面阵的图像,系统必须拥有足够的带宽缓存数据。采用Xilinx公司Virtex5系列FPGA作为主控器件,4片数据速率为533 Mbit/s的DDR2 SDRAM作为缓存设备,实现数据的采集、缓存和处理。高速并行的DDR2 SDRAM数据线的信号完整性将成为系统设计的薄弱环节,因此在电路硬件实际投入制造之前进行仿真是十分必要的。采用Cadence公司的Sig Xplore和Sig Noise仿真工具对系统中DDR2 SDRAM的数据线进行了反射和串扰的仿真,得出了使用片上终端匹配(ODT)和数控阻抗(DCI)技术进行阻抗匹配时数据线的反射引起的信号上冲和下冲都在器件要求的范围之内,数据线在8 mil线宽8 mil间距2 000 mil耦合距离的情况下串扰噪声在信号的噪声容限之内等结论。研究了高带宽的高速大面阵图像系统信号完整性仿真方法,仿真结果能够满足系统要求,从而为解决此类问题提供了思路和途径。     

天气雷达高速数据传输系统的FPGA实现

本文针对天气雷达中频数据采集要求,设计了一种基于PCI总线和DDR SDRAM的高速数据传输系统方案。文中首先介绍了系统的组成结构与设计方案,然后着重阐述了采用FPGA设计DDR SDRAM控制器和PCI控制器的原理及结果,并给出了关键的FPGA仿真时序。     

基于SDRAM的8051单片机控制研究

动态随机存取内存(DRAM)以芯片内部各个独立的电容来存储每个数据。SDRAM是DRAM的改良类型,它加速了数据的存取速度。设计结合SDRAM与单片机作为主控制硬件,并对传输/接收模块加以应用,以4×20液晶显示组件作为数据输出设备。设计应用于日常生活的闹铃,配合软硬件的运用,使其时间同步,并给出了软件设计思想,探讨了其在工程实践中的应用价值。     

地震数据采集中基于FPGA的多DDR SDRAM控制器设计

实现高速大容量数据的无死时间乒乓存储是地震数据采集系统的一项关键技术,本设计采用在一片FPGA中,通过共享同一个PLL和DLL来实现2个DDR SDRAM控制器,应用于海上高精度地震拖缆采集与记录系统中光纤控制接口板上,完成对水下地震采集数据的接收、乒乓缓存、数据拼接及时序转道序功能.最终系统仿真和测试结果表明,该控制器能够在133MHz频率上稳定运行,达到了预期的设计目标.     

嵌入式系统的发展及应用

本文详尽阐述了嵌入式系统的定义，发展及其应用模式，并介绍了DDR SDRAM在高速信号源系统中的应用实例。     

基于FPGA的双倍速率动态存储器设计

文章介绍了双倍速率动态存储器的系统命令和结构,给出了一种基于状态机的DDRSDRAM控制器的设计,利用状态机对读写操作进行控制以提高系统性能,并实现了FPGA的控制器仿真。     

基于FPGA的视频拼接系统的硬件设计

针对大屏幕视频拼接在物联网、智能交通网等领域中需求越来越大的问题,设计了一套基于FPGA的视频拼接系统．该系统选用Xillinx公司的Spartan．6作为处理器,配备以Micron公司高速DDR2SDRAM存储芯片,支持高清VGA和DVI接口,提供2个视频输入通道和4个视频拼接输出通道,详细分析了系统组成及功能,并给出系统硬件设计及实现方法．     

一种面向写穿透Cache的写合并设计及验证

为了利用片上缓冲技术来提高处理器应用性能,提出一种面向写穿透Cache的写合并设计方法.使用同步动态随机存储器(SDRAM)的单个写方式和片上写缓冲器,对SDRAM一行内的局部数据采用写合并策略,由此提高了外部存储的访问效率,同时给出了连续和单个Cache读写的缓存与内存的数据一致性策略.在寄存器传输语言(RTL)仿真环境下使用mp3解码对Leon2处理器进行数据测试,结果表明:在缓冲区优化为3行8列的参数下,SDRAM每次行开启平均进行7.8个字的写入操作,外存的读写效率由12%提高到19%;在TSMC0.18μm工艺下,综合后面积为0.263mm2,流片后工作主频为100MHz.     

高速大容量固态存储系统的设计

针对高分辨率合成孔径雷达大数据率与数传设备数据下传带宽有限矛盾,提出了一种高速大容量固态存储器的设计,是解决该矛盾的有效方案.该存储器采用DDR SDRAM实现,并利用FPGA内部的Rocket IO接收数据,提高了电路板的集成度,同时具有很好的拓展性.仿真实验表明该固态存储器模块设计方案具有好的可实现性.     

实时视频SDRAM控制器的FPGA设计与实现

描述了一种1024×768高分辨率实时视频图像数据处理的方法。由于高分辨率的视频流数据量大,又要进行实时显示,对于这样大的数据量必定要求大容量存储器来进行缓存; SDRAM存储量大,价格低廉,非常适于本系统。分析了设计中所用的SDRAM性能、特点,给出了SDRAM初始化方式及其相应的模式设置值,并根据本设计的实际情况对SDRAM状态机进行了简化,给出了一种相对容易实现的SDRAM状态机。为了实现快速实时的视频传输数据,使用了两片SDRAM进行读写切换,以写满写SDRAM为切换的标志,这样保证图像数据实时显示。并在相应的硬件电路上做了彩条实验,证明控制器操作的可行性。     

实时视频SDRAM控制器的FPGA设计与实现

描述了一种1024×768高分辨率实时视频图像数据处理的方法。由于高分辨率的视频流数据量大,又要进行实时显示,对于这样大的数据量必定要求大容量存储器来进行缓存;SDRAM存储量大,价格低廉,非常适于本系统。分析了设计中所用的SDRAM性能、特点,给出了SDRAM初始化方式及其相应的模式设置值,并根据本设计的实际情况对SDRAM状态机进行了简化,给出了一种相对容易实现的SDRAM状态机。为了实现快速实时的视频传输数据,使用了两片SDRAM进行读写切换,以写满写SDRAM为切换的标志,这样保证图像数据实时显示。并在相应的硬件电路上做了彩条实验,证明控制器操作的可行性。     

基于PCI总线的高速数据采集板的设计

本文介绍了一种基于PCI总线的高速数据采集系统,该系统基于PCI总线技术,充分利用SDRAM的海量存储能力和FPGA的编程灵活性的特点,实现了数据的高速采集、SDRAM的海量存储和PCI的桥接传输三者的结合.     

基于训练方式的存储器时钟信号的自适应同步

存储器是现代电子系统的核心器件之一, 常用于满足不同层次的数据交换与存储需求. 然而频率提高、时钟抖动、相位漂移以及不合理的布局布线等因素, 都可能导致CPU对存储器访问稳定性的下降. 针对同步动态随机读写存储器(synchronous dynamic random access memory, SDRAM)接口的时钟信号提出了一种自适应同步的训练方法, 即利用可控延迟链使时钟相位按照训练模式偏移到最优相位, 从而保证了存储器访问的稳定性. 在芯片内部硬件上提供了一个可通过CPU控制的延迟电路, 用来调整SDRAM时钟信号的相位. 在系统软件上设计了训练程序, 并通过与延迟电路的配合来达到自适应同步的目的：当CPU访问存储器连续多次发生错误时, 系统抛出异常并自动进入训练模式. 该模式令CPU在SDRAM中写入测试数据并读回, 比对二者是否一致. 根据测试数据比对结果, 按训练模式调整延迟电路的延迟时间. 经过若干次迭代, 得到能正确访问存储器的延迟时间范围, 即“有效数据采样窗口”,取其中值即为SDRAM最优时钟相位偏移. 完成训练后对系统复位, 并采用新的时钟相位去访问存储器, 从而保证读写的稳定性. 仿真实验结果表明, 本方法能迅速而准确地捕捉到有效数据采样窗口的两个端点位置, 并以此计算出最佳的延迟单元数量, 从而实现提高访问外部SDRAM存储器稳定性的目的.