FPGA实现流水线结构的FFT处理器

针对高速实时信号处理的要求,介绍了用现场可编程逻辑阵列(FPGA)实现的一种流水线结构的FFT处理器方案.该FFT处理器能够对信号进行实时频谱分析,最高工作频率达到75 MHz.通过对采样数据进行加窗处理来减少了频谱泄漏产生的误差.为了提高FFT工作频率和节省FPGA资源,采用了由1 024点复数FFT计算2048点实数FFT的算法.此外还介绍了一种计算复数模值的近似算法.     

实时可重配置FFT处理器的ASIC设计

设计一种能够完成4,16,64,256或1 024点复数快速傅里叶变换(FFT)处理器芯片.16,64点运算采用基-4级联流水线结构,256,1 024点采用二维运算结构,数据采用块浮点表示.使用Synopsys公司的综合及布局布线工具在SMIC CMOS 0.18 μm工艺上进行ASIC实现.该处理器芯片在100 MHz时钟频率连续工作时,处理一组1 024点FFT序列需要24.8 μs,每隔10.24 μs输出一组1 024点运算结果.该处理器芯片已应用于某宽带数字接收机中.     

用于TD-SCDMA下行链路联合检测的2×2 MIMO FFT处理器设计

为了在TD-SCDMA移动终端实现高效联合检测,设计了一个用于2×2 MIMO系统的64/128点FFT处理器.设计的FFT处理器基于R2SDF的流水线结构,采用乘法器共享的电路结构,适合处理2路MIMO系统,在满足系统数据吞吐率的同时,节省了信号处理的硬件开销.设计采用Xilinx公司的Virtex4进行综合验证,同时采用SMIC13工艺综合,在50 MHz的时钟下,功耗估计为8.3 mW,实现了低开销的电路设计.     

基于ASIC的128点FFT处理器的设计

所研究的芯片是128点定点FFT处理器,该处理器主要应用于超宽带无线通信系统.采用一种适合于128点快速傅里叶变换(FFT)的混合基-22/2的按频率抽取算法,并在此基础上设计一种并行运算与流水线结构相结合的硬件系统.详细描述了系统状态机的设计,最终实现了一个满足时序和设计工艺要求,达到了以下指标:工作频率66 MHz,芯片面积3.54 mm2,功耗为71.6 mW的高性能的FFT的IP处理器核.     

全流水FFT处理器的VLSI设计与实现

提出了一种适用于OFDM系统的快速全流水FFT处理器结构.考虑时域抽取(DIT)和频域抽取(DIF)算法的有限字长效应,采用DIF算法.首先对FFT碟形变换的复乘法进行简化,然后提出相应的流水线碟形处理单元(BPE),最后采用0.13μm1.08 V CMOS工艺实现了64点基2 DIF FFT处理器.综合结果显示,该处理器能够工作在200 MHz,面积和功耗分别为2.9 mm2和15 mW.提出的全流水FFT处理器能够广泛应用于WALN、DVB-T、ADSL以及其它基于OFDM的多载波系统.     

根据数据统计特征的低功耗FFT处理器(英文)

提出了一种基于SDF(Single-path Delay Feedback)结构的低功耗FFT处理器。该FFT处理器使用了根据输入数据的统计分布特征的功耗优化方案。详细分析了该方法的优缺点,并提出了相应的改进方案。使用中芯国际0·18μm工艺设计实现了一个64点的FFT处理器,通过比较发现对于特定的数据流,大约可以节省15%的功耗。     

基于FPGA的FFT处理器的研究与设计

提出了一种基于FPGA的64点定点快速傅立叶变换(FFT)的实现方案,并采用EP2C70型号的FPGA实现了处理器.该处理器采用按时间抽取的基 2算法和6级流水线结构,每级将乘法器的旋转因子输入端固定为常数而不是作为变量从ROM中读取,流水寄存中间数据结果.采用Verilog语言在RTL级上进行了编程实现,并进行了逻辑综合、时序仿真和硬件测试.硬件测试结果与Matlab计算结果吻合得较好,证明了方案设计和程序的正确性.该处理器具有运算速度快、精度高等优点,适合于高速信号处理的应用场合.     

可变2n点流水线FFT处理器的设计与实现

设计一种可以连续计算N点复数序列傅里叶变换(FFT)的流水线结构处理器,其序列长度N(为2的幂)可变.流水线结构由乒乓存储器将基本运算模块级联而成,对输入数据的顺序以及流水运算的级数加以控制便可计算不同长度序列FFT.给出了由序列长度控制输入数据倒序、旋转因子寻址以及数据输出的实现方法.数据采用块浮点表示,提高了运算精度.用硬件描述语言VHDL在寄存器传输级(RTL级)进行描述,并在单片FPGA上实现.该芯片可工作在80 MHz,连续计算时,处理长度为1 024点的序列仅需12.8 μs.     

超高速FFT处理器的研究

提出了在现场可编程门阵列(FPGA)上实现512点基-8快速傅里叶变换(FFT)算法的设计方案.方案采用了单芯片超高速的FFT处理器结构,满足了实时信号的处理要求.通过采用基-8算法、流水线结构以及32位的浮点数据,提高了FFT的运算速度并减少了FPGA内部的资源占用.本设计方案在100MHz的时钟下,完成了512点基-8 FFT运算需要,满足了高速数字信号处理的要求.     

基于CPLD实现可扩展(I)FFT处理器的设计

提出了基于CPLD(复杂可编程逻辑器件)实现傅立叶变换点数可灵活扩展的高速FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、读/写RAM地址规律、补码实现短点数FFT阵列处理结构以及补码实现CORDIC(坐标旋转数字计算机)算法的流水线结构等,输入数据速率为20 MHz时,1024点FFT运算时间约为50 us.     

基于FPGA架构的可变点FFT处理器设计与实现

通过对传统的基-4快速Fourier变换(FFT)算法进行优化, 降低基 4算法的复杂度, 使其具有基-2算法的蝶形结构. 采用优化后的基-4/2混合基算法及流水线基-2²单路延时反馈(R2²SDF)结构设计可变点FFT处理器, 并对输出结果进行功能和信号仿真验证. 结果表明, 该处理器的有效性和执行效率均表现良好.     

并行数据FFT/IFFT处理器的设计

针对采用快速傅里叶变换(FFT)技术的多种应用场合,在分析基-2及基-4按时域抽取Cooley-Turkey算法特点的基础上,提出一种高性能FFT/IFFT处理器的硬件设计架构.通过改进基-4蝶形单元,可进行形如2的幂次方点数的FFT/IFFT运算.该结构能够并行地从4个存储器中读取蝶形运算所需操作数.仿真结果表明,该结构可以运用于对面积和速度要求较高的应用场合.     

基于超标量处理器的高效FFT映射方法

针对超标量处理器的结构特点,研究新的映射方法,实现高效FFT运算.对现代超标量结构处理器进行建模,分析FFT算法在其上执行情况,得出内存访问是FFT算法执行的关键点.并进一步对FFT的内访问过程进行建模分析,最终实现了一种基于cache优化的高效FFT映射方法,该方法将FFT进行拆分实现,充分发挥了cache的作用,进而提高了处理性能.最后在ADI公司的TS201数字信号处理器上,以该映射方法为指导实现了基2FFT算法,实验结果显示在处理点数超出cache容量时,本映射方法可以大幅度提高处理性能.      

基于分级存储并行运算的FFT处理器设计

研究了一种基于分级存储并行运算的改进快速傅里叶变换(FFT)处理器算法,通过减少对RAM存储器的读写次数降低功耗,采用并行运算方法减少数据处理时间.基于该算法以及改进的基-4蝶形单元设计了一款4096点FFT处理器.该处理器采用SMIC 0.18μm CMOS工艺设计实现,芯片核面积为9mm2,在slow工艺角条件下,版图后仿真最高时钟频率为192.3MHz,功耗为422mW@100MHz,最小处理时间为67.92μs.     

Highly configurable floating-point FFT IP Core with reusing method

A highly configurable fast Fourier transform intellectual property core (FFT IP core) that can be mounted on Avalon bus of Nios II processor is designed in this paper, by the means of custombuilt components in SOPC Builder. Not only the data number can be configured to 2n and the data width can be configured as integer or floating-point number of 32 bits, but also the number of inner butterfly units is configurable, which can effectively resolve the contradiction between speed and hardware resource occupancy. The IP core is designed by butterfly computing elements of a mixed radix-4 and radix-2 algorithm and applies the inplace addressing scheme and reusing method to reduce hard-ware resources consumption. Functional simulation by Quartus Ⅱplatform proves that the results calculated by FFT IP core are ac-cordant with the Matlab results. Hardware test on DE2 development board by timestamp timer demonstrates that the FFT IP core costs only 34.8 μs to achieve FFT of 512 sampled data with precision of 32-bit floating point. It is demonstrated that the IP core has the advantages of feasible configuration, easy use, and high precision.     

快速傅立叶变换在数字信号处理器上的实现研究

结合数字信号处理器的性能特点,对基2、基4、分裂基和Bruun FFT等快速傅立叶交换算法及其在TMS320C30上的实现进行了研究,开发出高效的FFT算法和程序。     

高速浮点FFT处理器的FPGA实现

介绍了一种基于FPGA的1024点自定义24位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。采用流水的方式提高了系统的处理速度,使计算与存储器读/写等操作协调一致;浮点算法使得系统具有较高的处理精度。该设计方法可以广泛应用于高速数字信号处理领域。     

根据数据统计特征的低功耗FFT处理器

提出了一种基于SDF（single-path delay feedback）结构的低功耗FFT处理器。该FFT处理器使用了根据输入数据的统计分布特征的功耗优化方案。详细分析了该方法的优缺点,并提出了相应的改进方案。使用中芯国际0.18 μm工艺设计实现了一个64点的FFT处理器,通过比较发现对于特定的数据流,大约可以节省15％的功耗。