4H-SiC功率肖特基二极管可靠性研究进展

 4H-SiC功率器件作为一种宽禁带半导体器件，凭借突出的材料优势具有耐压高、导通电阻低、散热好等优势。近年来随着器件的逐步商用，器件的可靠性问题成为新的研究热点。综述了本课题组近期在4H-SiC功率二极管可靠性方面的研究进展，通过高温存储和高压反偏可靠性问题的研究，分析了器件性能退化机制。通过重复雪崩可靠性问题的研究，提出了一种可有效提升器件抗重复雪崩能力的终端方案。     

6H-SiC埋沟MOSFET的C-V特性研究

研究了6H-SiC埋沟MOSFET器件的电容-电压解析模型,分析了埋沟MOSFET各种工作模式下的电容与电压之间的关系。在建模过程中考虑了SiO2/SiC界面态及PN结的影响,并仿真分析了耗尽模式、夹断模式下器件总的C-V特性的模型。由于在假设界面态密度分布均匀条件下,对界面态做了简化处理,因而计算结果与实验结果有所差异。     

基于先进迁移率模型的4H-SiC MOSFET Spice模型研究

提出了一种基于先进迁移率模型的4H-SiC MOSFET的Spice模型,该模型是基于MOSFET的Spice一级(Level-1)模型方程,将方程中的常数迁移率用更能准确反映4H-SiC/SiO2界面特性的迁移率模型来代替.产品数据手册验证了该模型静态特性的准确性,DC/DC Boost变换器实验也验证了该模型动态特性的准确性.利用该模型讨论了4H-SiC/SiO2的界面态密度和表面粗糙度对4H-SiC MOSFET开关特性的影响.结果表明,随着界面态密度的增加,4H-SiC MOSFET的开通延迟时间随之增加,而关断提前的时间也增加,同时器件的开关损耗也增加,但是表面粗糙度对开关特性的影响非常小.所取得的结果对4H-SiC MOSFET的应用和器件工艺都有一定的指导作用.     

6H-SiC埋沟MOSFET的C-V特性研究

研究了6H-SiC埋沟MOSFET器件的电容-电压解析模型,分析了埋沟MOSFET各种工作模式下的电容与电压之间的关系。在建模过程中考虑了SiO2/SiC界面态及PN结的影响,并仿真分析了耗尽模式、夹断模式下器件总的C-V特性的模型。由于在假设界面态密度分布均匀条件下,对界面态做了简化处理,因而计算结果与实验结果有所差异。     

4H-SiC基半超结VDMOSFET单粒子烧毁效应

4H-SiC半超结垂直双扩散金属氧化物半导体场效应管(VDMOSFET)由于N型底部辅助层(NBAL)的引入,可以采用相对较小深宽比的超结结构,从而降低了制造工艺的成本与难度。利用器件仿真器Atlas建立了器件的二维仿真结构,对4H-SiC超结和半超结VDMOSFET的单粒子烧毁(SEB)效应进行了对比,随后研究了NBAL浓度变化对4H-SiC半超结VDMOSFET抗SEB能力的影响。结果表明,在相同漏电压下,NBAL导致半超结VDMOSFET在N-漂移区/N+衬底结处的电场峰值比超结VDMOSFET的电场峰值降低了27%。超结VDMOSFET的SEB阈值电压(VSEB)为920V,半超结VDMOSFET的VSEB为1 010V,半超结VDMOSFET的抗SEB能力提升了10%。随着NBAL浓度的逐渐增加,半超结VDMOSFET的抗SEB能力先增强后减弱,存在一个最优的NBAL浓度使其抗SEB能力最好。     

功率超结器件的理论与优化

本文基于从表面场到体内场优化的思想,综述了超结器件的基本理论与两类解析优化法.超结与一般功率MOS结构的本质区别是:前者为N/P型周期排列的结型耐压层,后者为单一导电型的阻型耐压层.超结在耐压层引入等量异型电荷,满足电荷平衡,产生二维场,使高场从表面转向体内,实现场分布优化.文中给出了电荷场与电势场的概念,分析了非全耗尽与全耗尽耐压模式,介绍了瞬态工作机理和安全工作区,讨论了横向超结的等效衬底模型和理想衬底条件,最后提出一种基于最低比导通电阻R_(on,min)的优化法,寻求给定耐压V_B下的R_(on,min).超结器件在相同耐压下显著降低其比导通电阻,R_(on)-V_B关系从VB的2.5次方变为1.32次方,甚至是1.03次方,使之成为"功率MOS器件发展的里程碑".     

电力硅半导体器件耐压的高温特性和稳定性的研究

本文研究和分析了电力硅半导体器件的耐压在高温下降低及耐压稳定性差的原因.借助于液晶显示和表面电场测试,作者发现器件耐压降低是由于表面击穿或边缘近表面区的耐压转折,器件成为表面限制器件所致. 整流管的表面击穿主要是由于在N~ -N结处发生表面电场集中所引起.通过选择合适电阻率的硅单晶和基区片厚,或正确地控制N~ 区掺杂浓度的分布和表面造型,可以得到具有优良的耐压高温特性和高稳定性的体击穿器件.击穿电压达1-3千伏的硅整流管最高允许结温可达160-200℃. 本文引入一耐压特性判别值S参数(S=(M_sa_2)/(M_Va_V))到晶闸管的设计中.如S>1,晶闸管为表面限制器件,其高温特性不良;相反,如S<1,则晶闸管为体特性器件,其高温特性优良.为了获得体特性器件,应采用比最佳设计中所得最佳电阻率要低些的硅单晶和相应较厚的片厚.按此方法设计,作者得到最高允许结温可达125°-160℃的晶闸管试样.     

砷化镓HBT的VBIC模型研究

利用国际先进的2μm InGaP/GaAs HBT工艺加工生产线进行了晶体管芯片的加工,并在器件测试的基础上开展了模型参数的提取.所研究的模型主要是针对异质结双极晶体管器件HBT特别是砷化镓异质结双极晶体管器件,在对常用的几种器件模型,如EM模型、GP模型和VBIC模型的特点做比较的基础上,详细介绍了一种基于IC-CAP系统的准确提取VBIC模型的方法.利用提取的VBIC模型对所制备器件进行了模拟仿真,仿真结果与测试结果相比较二者可以很好吻合至20GHz.     

高压大功率VDMOSFET终端技术的研究

对实现ＶＤＭＯＳＦＥＴ高耐压水平的场限环结合场板的结终端技术进行了研究．分析了表面电荷密度对耐压水平和优化环间距的影响．计算结果与文献中的数值模拟结果相符合     

漂移区槽氧高压SOI-LDMOS器件模型

为了获得SOI-LDMOS器件耐压和比导通电阻的良好折衷,提出了一种漂移区槽氧SOI-LDMOS高压器件新结构．利用漂移区槽氧和栅、漏场板优化横向电场提高了横向耐压和漂移区的渗杂浓度．借助二维仿真软件对该器件的耐压和比导通电阻特性进行了研究,结果表明该器件与常规SOI—LDMOS结构相比在相同漂移区长度下耐压提高了31％．在相同耐压下比导通电阻降低了34．8％．     

新型4H-SiC肖特基二极管的仿真与分析

设计了斜面结构碳化硅肖特基二极管(4H-SiC SBD)并且在器件中加入场环结构,通过基于半导体物理理论的计算机辅助设计软件(Silvaco-TCAD)分析计算了常规结构和新结构SiC-SBD器件的V-I特性、击穿电压、温度热学分布。对比计算结果,可知新结构SiC-SBD器件击穿电压提高至2300V,导通电阻减小,温度热学分布明显优于常规结构SiC-SBD器件。     

4H-SiC肖特基二极管载流子输运的温度效应

以Cree公司生产的碳化硅肖特基二极管为研究对象,对其进行I-V测试.通过对实验数据的理论模拟,研究了碳化硅肖特基二极管的载流子输运机理及温度效应.研究结果表明:温度升高,碳化硅肖特基二极管的肖特基势垒高度降低,漏电流急剧增加.正向导通时符合热电子发射机理,镜像力和隧穿效应共同作用使得反向偏压下的漏电流增加并能较好地和实验值相一致.     

平面型电力电子器件场环终端的优化设计与试验研究

对平面型电力电子器件场环终端进行了优化设计与试验研究，提出了用混合因子Ｍｘ（载流子密度与固定电荷密度之比）作为判断理想耗尽区近似是否合理的指标，采用零场强度边界判定法，开发出能在３８６型或４８６型微机上进行模拟器件反偏状况的优化设计程序，根据设计结果制作了几种不同结构的场环器件，以测量其实际耐压，单结在１ｋＶ左右，改进后的方案用于高压ＳＩＴＨ器件的研制，耐压在１．２ｋＶ左右，最高可达１．５ｋＶ。     

平面型电力电子器件阻断能力的优化设计

利用场限环终端结构及P^ I(N^-)N^ 体耐压结构分析了平面型电力电子器件的阻断能力，提出了一种优化设计阻断能力的新方法，通过将器件作成体击穿器件，使其终端击穿电压与体内击穿电压之间达成匹配，从而可提高器件阻断能力的稳定性和可靠性，并降低器件的通态损耗及成本。最后通过制作具有PIN耐压结构的GTR和引用国外有关文献验证了该方法的正确性。该方法可直接推广到整流器，晶闸管，GTR，IGBT，IEGT和MCT等多种平面型电力电子器件设计中。     

大功率P沟道VDMOS器件设计与工艺仿真

作为现代电力电子核心器件之一的P沟道VDMOS(vertical double-diffuse,MOS)器件,一直以来由于应用领域狭窄而并未得到足够的研究。以P沟道VDMOS器件为研究对象,为一款击穿电压超过-200V的P沟道VDMOS设计了有源区的元胞结构及复合耐压终端结构,并开发了一套完整的P沟道VDMOS专用非自对准工艺流程。最后通过仿真得到器件的击穿电压超过-200V,阈值电压为-2.78V,完全满足了设计要求,也为下一步流片提供了有益的参考。     

VDMOSFET的终端优化设计

主要介绍了VDMOSFET的终端优化设计，讨论了已有终端结构中的场环、场板技术，工作原理，以一种新型的高频VDMOSFET与模拟栅相结合的结构为例，详细讨论了场板在减少反馈电容、提高器件的击穿电压、降低导通电组、改善跨导、提高输出电阻、改进安全工作区方面的理论机制及作用。     

110V体硅LDMOS器件研究

利用SILVACO TCAD工艺仿真和器件仿真软件研究了110V体硅LDMOS器件的几个重要参数对器件耐压特性的影响,研究结果表明,漂移区剂量存在一个最优值,过大将导致漂移区难以耗尽而使得沟道与漂移区边界发生击穿,而过小则导致漂移区迅速耗尽而在漏端表面发生击穿;衬底浓度低对提高开态击穿电压有一定效果,但低浓度衬底难以在CMOS工艺中使用;场氧与P阱和漂移区的PN结界面距离在零或者略大于零时器件耐压性有最优值;栅极板长度存在最优值,栅极板过长或过短都将使得器件的击穿电压有所降低。     

SOI双槽隔离结构的耐压特性

理论推导了绝缘体上硅(SOI)双槽隔离结构的耐压模型.该模型表明,在SOI双槽隔离结构中,因隔离氧化层压降的不均衡,高压侧隔离氧化层提前发生介质击穿,从而导致SOI双槽隔离结构的临界击穿电压小于理论值.增大沟槽纵横比和减小槽间距可以减弱隔离氧化层上压降的不均衡性,提高SOI双槽隔离结构的临界击穿电压.Sentaurus器件仿真软件的模拟结果和华润上华半导体有限公司0.5μm 200 V SOI工艺平台下的流片测试结果均证明,减小槽间距和增大沟槽纵横比是提高双槽隔离结构临界击穿电压的有效方法,同时也证明了该耐压模型的正确性.     

终端带单一场环的P＋N结击电压分析

利用了平面结击穿电压的归一化表达式,研究了终端带单一场环的P＋N结击穿电压特性,通过解峰值电场方程,给出了确定主结与单浮环最佳间距的简便方法,得到了在未穿通情况下,具有单场保护环平面终端端优化设计的理论公式。