对典型分布式系统互连结构的分析

从通信路径长度，通信并行度，通信接口数，路径算法复杂度和强健性五个方面对三种典型分布式计算机系统的互连结构进行了研究。     

Mesh互连网络光互连板结构设计

介绍了一种依据Mesh光互连网络拓扑原理设计制作的新型Mesh光互连板结构，提出了采用自己空间光互连和光纤互连相结合的互连方式，利用自由空间和光纤对光信号进行传输，对光路转换模块和单元模块以及该互连板的总体结构进行了分析和设计，对实验过程进行简要设计和分析，并对试验结果作了分析，指出了影响实验结果的因素，提出在以后的设计中采用自由空间光互连和波导互连的方式以提高集成度，减小误差。     

一种环形网络的可扩展流水仲裁器设计

对环形网络的仲裁器结构进行研究,提出了一种可扩展流水仲裁器结构,能够同时完成通信缓冲和通信链路的分配.对14个通信节点互连进行了建模模拟,各节点命中数量差值小于5%,该结构仲裁器具有较好的仲裁公平性;然后采用Chartered 65nm工艺对RTL设计进行了时序综合实验,关键通路延迟比同等规模的全交叉开关结构降低36.8%;同时该仲裁结构中的仲裁核心逻辑时序受互连规模变化影响较小,具有一定的可扩展性.     

边界扫描环境下的板级互连测试及其BIST实现

互连测试对于电路板的生产和维护具有重要意义.针对现有互连故障检测BIST(built in selftest)实现方法存在测试时间长、硬件开销大等问题,本文提出了一种改进的BIST结构,并阐述了其各组成部分,即查找表(look-up table,LUT)、测试向量生成器(test pattern generator,TPG)、输出响应分析器(output response analyzer,ORA)的设计过程.该实现方法可在保证高故障检测率的前提下,降低硬件开销,缩短测试时间,同时还可避免多驱动器冲突,使测试能够安全进行.     

异构网络互连与多协议网关

本文首先概述关于网络互连和系统互通的概念和原理，进而对异构网络互连的体系结构和技术方面作了综述．在对网络互通单元ＩＷＵ进行一般性描述与分析的基础上，提出一种多协议网关的设计思想及其结构模型．     

高效的分布式组密钥协商机制

为了解决现有的组密钥协商机制需要各组用户在本地维护完整的密钥树信息,从而严重制约安全组播系统可扩展性的问题,提出一种高效的分布式组密钥协商机制(EDKAS).在该机制中,每个组用户仅需维护一个五元组结构的密钥树分支,降低了用户的存储开销和通信开销.同时,该机制采用分布式树平衡算法,使得尽管每个组用户仅维护部分密钥树信息,仍可以很好地保持密钥树的平衡.实验结果表明: EDKAS可以有效地降低维护密钥树的存储开销和通信开销,可适用于较大规模的分布式安全组播系统.     

MPP计算机群机系统的光互连背板技术研究

提出了一种基于crossbar的MPP计算机群机系统．分析了crossbar网络性能,并且基于Crossbar网络结构的无阻塞性能提出并研制了一种用于计算机多机互连的光学互连背板,该背板具有制作简单、结构清晰、重量轻、寿命长等特性．经理论分析和实验比较,该光学互连背板能够很好地适应计算机互连的要求．     

基于ODBC的异构数据库互连

研究了运用ＯＤＢＣ技术实现异构数据库互连的问题。首先分析了目前的互连技术,然后提出了用ＯＤＢＣ实现互连的思想。在详细分析了ＯＤＢＣ后,给出了互 的基本框架结构,并详细论述了互连中必须着重要解决的几个关键技术;互连核心、共享数据字典和异构分布式查询。     

全混洗光互连的矩阵处理与研究

引入矩的方法分析处理全混洗互连变换，用矩阵方程形式直观地表达了一些已知的，以及一些新的全混洗互连性质，并阐明了其物理意义，同时提出了全混洗互连、逆全混洗互连的光学实现方法。     

超长指令字DSP处理器的共享寄存器堆设计

共享数据寄存器堆设计是超长指令字DSP处理器实现的难点.它的访问延时成为处理器的关键延时之一.在一高性能超长指令字DSP处理器的设计中,通过对传统单周期读写寄存器堆的设计方案进行深入的分析和研究,优化关键路径,设计出双周期读写结构的寄存器堆.通过电路实现比较后证实,双周期方案在减少27%访问时间的同时减少23%的面积.     

基于三维Mesh片上网络的双链路互连架构

片上网络(network on chip,NoC)作为一种全新的片上互连通信架构,面积受限,却具有丰富的线资源。而且,三维片上网络的层间互连线很短,同时提供了在第三维度上的互连扩展性。根据这些特性,该文提出了一种基于三维Mesh片上网络的双链路互连架构。在垂直方向上,该架构采用双链路互连,使其通信带宽加倍;而且,跨层连接的垂直链路降低了消息传输的路由跳数。这些都带来网络平均延时的降低和最大吞吐量的提高,却仅仅增加一些控制逻辑电路。仿真结果验证了理论分析。与传统的单链路架构相比,该架构以较小的面积开销换取了较大的性能提高。     

FineBus:一种提供QoS保证的SoC通信体系结构

现有System-on-Ch ip通信体系结构中,同一个主设备发出的不同性质的通信流得到的服务质量是相同的,这导致整个系统的带宽和时延性能的下降,总线设备在仲裁中的优先权缺少分配算法。该文提出了一种新的提供服务质量(Q oS)保证的片上系统(SoC)通信体系结构——F ineBus,它能够提供带宽和时延的精细控制。为此将通信流按其服务质量要求划分为不同的端口,并提出了“按需分配”算法为每个端口分配一个Q oS的度量。通过结构和算法的创新,对通信流的服务质量进行细粒度控制。实验结果表明,此通信体系结构比现有结构能更好地适应多变的通信流服务质量要求。     

VLIW体系结构微处理器功能验证模型

为了系统而有效地设计微处理器功能验证激励,针对VLIW体系结构微处理器的结构特征,特别是多操作流水线并行特征,提出了VLIW体系结构微处理器的功能验证模型,基于该模型, 针对一个规模为1 500 kbit等效逻辑门的VLIW体系结构微处理器, 完成了功能验证方案的制定和105周期功能验证激励的设计.     

Architecture Design of a Variable Length Instruction Set VLIW DSP

The cost of the central register file and the size of the program code limit the scalability of very long instruction word (VLIW) processors with increasing numbers of functional units. This paper presents the architectural design of a six-way VLIW digital signal processor (DSP) with clustered register files. The architecture uses a variable length instruction set and supports dynamic instruction dispatching. The one-level memory system architecture of the processor includes 16-KB instruction and data caches and 16-KB instruction and data on-chip RAM. A compiler based on the Open64 was developed for the system. Evaluations show that the processor is suitable for high performance applications with a high code density and small program code size.     

可编程语音压缩专用处理器设计

为了提高通信系统的保密性,降低制造成本,需要进行专用处理器的设计。基于正弦激励线性预测(SELP)算法模型,设计了一款多速率语音专用处理器。芯片使用可重构体系结构和超长指令字(VLIW),优化了高复杂度函数。仿真结果表明:该处理器对0.6kb/s速率SELP算法的执行效率明显优于通用数字信号处理器(DSP)。处理器内部程序数据外部不可见,指令并行度显著提高,常用函数可被修改,从而达到高保密性、低复杂度、易开发性。     

基于EPIC技术的VLIW并行体系结构分析

介绍了微处理器体系结构的发展和当今微处理器设计中的新理念EPIC技术,并在此基础上分析了EPIC高性能微处理器Itanium的VLIW体系结构特征.     

栅格化网络跨域通信资源联合调度方法

基于栅格化网络架构,在异构通信资源虚拟化基础上构建业务协作传输覆盖网络。通过基于覆盖网络性能测量的网络资源虚拟化方法、分布式网络资源共享架构和基于业务传输要求的跨域资源协作,以适当增加网络协议开销为代价,提供满足跨域业务传输要求的端到端传输通信服务。仿真结果表明,基于栅格化组网的通信资源按需共享和柔性组合方法,能够在多种异构通信网络存在的环境中为具有服务质量保证的栅格应用提供更好的支持。     

Feedback Cache Mechanism for Dynamically Reconfigurable VLIW Processors

Very Long Instruction Word(VLIW) architectures are commonly used in application-specific domains due to their parallelism and low-power characteristics. Recently, parameterization of such architectures allows for runtime adaptation of the issue-width to match the inherent Instruction Level Parallelism(ILP) of an application.One implementation of such an approach is that the event of the issue-width switching dynamically triggers the reconfiguration of the data cache at runtime. In this paper, the relationship between cache resizing and issue-width is well investigated. We have observed that the requirement of the cache does not always correlate with the issuewidth of the VLIW processor. To further coordinate the cache resizing with the changing issue-width, we present a novel feedback mechanism to "block" the low yields of cache resizing when the issue-width changes. In this manner, our feedback cache mechanism has a coordinated effort with the issue-width changes, which leads to a noticeable improvement of the cache performance. The experiments show that there is 10% energy savings as well as a 2.3% cache misses decline on average achieved, compared with the cache without the feedback mechanism.Therefore, the feedback mechanism is proven to have the capability to ensure more benefits are achieved from the dynamic and frequent reconfiguration.     

SOA敏捷架构的TOGAF层次化迭代建模

针对面向服务(SOA)敏捷架构演进周期短、业务与IT对齐要求高的特点,提出一套基于开放组架构框架(TOGAF)的层次化迭代建模方法:外层迭代通过敏捷演进闭环使得企业架构能够随架构愿景的调整敏捷地实施增量化更新;内层迭代通过三维迭代矩阵建立架构模型组在需求、语义、粒度3个方面的对齐机制。对内层迭代进一步探讨了基于BPM+SOA的业务架构、信息系统架构及技术架构模型组语义对齐建模方法与典型建模过程,为SOA敏捷架构提供了一种可迭代的、阶段化交付的、业务流程与信息系统对齐的实现方案。     

基于超图文法的软件体系结构动态演化

提出用带约束的超图表示软件体系结构,给出基于超图态射的软件体系结构动态演化通用产生式规则的形式化语义和操作,定义类型超图作为体系结构风格,运用超图文法和体系结构风格建模软件体系结构动态演化.为了验证软件体系结构动态演化的正确性,采用模型检测技术,设计算法对软件体系结构动态演化性质进行形式化验证,并应用模型检测工具进行实验分析.该方法既提供了图形化的直观表示,又展示了基于文法的形式化理论框架.