异步时序电路设计的系统方法

本文用同步时序电路设计的系统方法和硬件结构形式处理异步电路设计,把异步和同步时序电路设计方法统一起来了。这不仅大大简化了时序电路的设计过程,而且能满足现代设计关于系统性、清晰性和可靠性的要求。     

四值异步时序电路的设计

采用时钟覆盖法设计异步时序电路，能够获得最佳的时钟方程，本文主要讨论选用以模代数为系统的四值JK触发器，采用时钟覆盖法设计四值异步时序电路。     

异步时序逻辑电路中的竞争现象

异步时序逻辑电路中的竞争现象会造成电路工作的不正常,必须设法消除。本文介绍异步时序电路中竞争产生的原因以及常用的消除方法,供电路设计者在设计异步时序电路时参考。     

Pspice在脉冲异步时序电路分析中的应用

在分析脉冲异步时序电路时，考虑到不同类型、不同系列逻辑器件的实际延时，分析起来就比较复杂与繁琐，往往容易出错。但是，在采用Ｐｓｐｉｃｅ程序进行计算机仿真分析时，可以设定实际器件的不同延时，用波形图进行分析，既简单又直观，不会出错。     

符号卡诺图法在异步时序电路设计中的应用

本文提出一种异步时序电路设计的符号卡诺图的新方法。符号卡诺图与一般卡诺图相比,不但能反映时序系统状态转换结果,同时还能反映状态转换过程。在异步时序电路设计中,它将时钟方程和状态方程的求解归在统一的符号卡诺图上进行。方法简便,严密。     

同步和异步时序逻辑电路统一分析的新方法

利用引入含时钟信号的触发器激励方程,提出了一种新的时序电路的分析方法,实现了同步、异步时序电路分析过程的统一;对于异步时序电路,所求得的触发器激励方程与同步时序电路的触发器激励方程是一样的,且该方法与传统的同步时序电路的分析方法是一致的。     

论时序电路的统一设计和统一分析

建立了含有时钟信号的触发器翻转方程 ,讨论了时钟信号的普遍描述 ,并在此基础上提出了同步和异步时序电路的统一设计和统一分析     

同步设计方法在CPLD中的应用研究

同步设计和异步设计是时序电路设计中的两种基本类型。通过在CPLD器件中同步设计方法和异步设计方法的应用对比,可知同步设计方法所得电路的工作频率较高且电路中不易产生竞争-冒险现象,因此在复杂可编程逻辑器件的设计中采用同步设计方法是保证电路高效、可靠工作的有效措施。     

基于FPGA的全帧紫外CCD驱动时序设计

文章介绍了槟松紫外全帧背照式面阵CCD(S7171 0909)的结构和工作特点,分析了该芯片驱动时序要求;采用可编程逻辑器件EP2C8作为硬件平台,在Quartus Ⅱ 9.1软件环境下,用基于状态机的算法对时序电路进行了描述,设计产生了芯片正常工作所需的时序脉冲信号,并选用EL7202作为CCD驱动器对时钟脉冲进行功率放大.调用第三方软件进行仿真,并给出实际工作输出波形,结果表明,设计的时序电路满足CCD对各驱动信号的要求.     

Protel软件在数字电路实践教学中的辅助应用

在数字电路教学中,利用Protel软件对典型的异步时序电路进行仿真和PCB制板,通过向学生演示课本上的原理图电路的工作原理以及PCB制板的过程,探索一种新的教学方式,提高高职学生的理解和理论联系实际的能力,以取得更好的教学效果.     

数字钟——数字系统的一个逻辑设计

本文介绍了数字电路系统的逻辑设计过程,并且着重阐明异步计数器和译码器的功能,数字钟是这方面应用的一个实例。本文对大规模集成电路的设计也有一定参考价值。     

多晶硅有源OLED像素电路的研究

由于两管像素驱动电路中备驱动管的阈值电压不一致会导致整个显示屏的亮度不均匀,这给实现精确的灰度调节带来了一定的困难。因此本文采用了四管像素单元电路作为显示屏驱动电路,并针对其缺点进行了适当改进,最后通过Hspice仿真验证可行性。     

Design and Tool Flow of a Reconfigurable Asynchronous Neural Network Accelerator

Convolutional Neural Networks(CNNs) are widely used in computer vision, natural language processing,and so on, which generally require low power and high efficiency in real applications. Thus, energy efficiency has become a critical indicator of CNN accelerators. Considering that asynchronous circuits have the advantages of low power consumption, high speed, and no clock distribution problems, we design and implement an energy-efficient asynchronous CNN accelerator with a 65 nm Complementary Metal Oxide Semiconductor(CMOS) process. Given the absence of a commercial design tool flow for asynchronous circuits, we develop a novel design flow to implement Click-based asynchronous bundled data circuits efficiently to mask layout with conventional Electronic Design Automation(EDA) tools. We also introduce an adaptive delay matching method and perform accurate static timing analysis for the circuits to ensure correct timing. The accelerator for handwriting recognition network(LeNet-5 model)is implemented. Silicon test results show that the asynchronous accelerator has 30% less power in computing array than the synchronous one and that the energy efficiency of the asynchronous accelerator achieves 1.538 TOPS/W,which is 12% higher than that of the synchronous chip.     

继电器组合步进电路的最优逻辑设计

从经济性,可靠性及便于维护等目标出发,提出继电器组合步进电路的最优逻辑设计方法,以逻辑关系图为工具,将得电优先型与失电优先型两种设计原则相结合,实现了五类继电器组合步进电路的逻辑设计并给出继电器的通用逻辑式,这些电器的均能实现全自动,半自动及预停等基本控制功能,通过断续控制系统仿真器实验证明,本设计方法是有效的。     

基于DCVSPG逻辑的双轨四相异步电路设计

基于四相双轨异步电路设计的芯片面积较单轨异步电路成倍增大,提出了将异步DCVSPG(ADCVSPG)逻辑用于双轨四相异步电路设计.为了适应异步电路设计,在ADCVSPG逻辑单元电路的互补输出端,由一个与非门来实现完成判断电路,同时在每个互补输出端分别添加一个由反向器构成的锁存器,以此提高电路的稳定性,并使得ADCVSPG适合于异步细粒度流水线设计.在HSPICE下对ADCVSPG逻辑和零协议逻辑(Null Convention Logic,NCL)进行了分析.分析表明,ADCVSPG逻辑提高了双轨四相异步电路的性能,减小了芯片面积,是一种较佳的设计方法.     

卓越计划下的数字逻辑电路实验的改革

数字逻辑电路实验课程是电子、信息类学生重要的专业基础实验课程,担负着巩固理论知识,培养学生动手能力和创新能力的重任,在专业教学中具有举足轻重的地位。本文简要回顾了我校数字逻辑电路实验的改革历程,通过对学生实验完成情况、平时成绩、考试成绩的分析,发现了目前在学生实验过程中存在的问题,根据建构主义学习理论并兼顾实验课程的要求与特点．提出在实验中通过引导学生“犯错”的教学方式来提高学生的动手能力,培养学生的工程意识,取得了较好的教学效果。     

基于FPGA的高速异步FIFO存储器设计

 介绍异步FIFO存储器应用及其结构,详细分析了异步FIFO的标志逻辑设计及亚稳态的消除,提出了一种基于FPGA芯片利用格雷码对地址编码解决异步读、写时钟问题的思路及方法,并给出了VHDL程序.该方法具有高速、可移植性强、工作效率高的特点,在数字系统设计中具有一定的意义和应用价值.     

异步CORDIC处理器设计与FPGA原型验证

提出了用同步电路设计工具和同步FPGA进行设计和验证异步电路原型的方法,设计并验证了一款异步坐标旋转数字处理器(CORDIC).首先设计出同步CORDIC电路,并得到关键路径延时数据,然后采用和同步类似的数据通路,用组合电路设计的异步握手控制单元取代同步电路的时钟,利用FPGA的内部进位链来匹配数据通路的延时.整个电路全部采用Xilinx公司的FPGA设计工具 ISE7.1进行设计和验证,布局布线后的仿真结果表明异步CORDIC处理器工作正确,利用同步电路设计工具,可以快速验证异步电路原型,缩短异步电路的开发周期.     

An asynchronous 32×8-bit multiplier based on LDCVSPG logic

An asynchronous high-speed pipelined 32×8-bit array multiplier based on latched differential cascode voltage switch with pass-gate (LDCVSPG) logic is presented. The multiplier is based on 4-phase dual-rail protocol. HSPICE analysis using device parameters of Central Semiconductor Manufacturing Corporation (CSMC’s) 0.6 μm CMOS technology is also given, and the result shows that the average data throughput of the multiplier is 375 MHz. Biography: ZHONG Xiongguang(1976–), male, Ph.D. candidate,research direction: asynchronous processor design,SoC design methodology.     

钟控判优逻辑电路的研究

在集成数字逻辑电路中,经常遇到多个事件同时或先后请求操作的现象,电路必须对这些事件进行管理、判断和服务,从而出现了各种类型的判优逻辑电路.针对钟控判优逻辑电路进行了分类、定义、解析,列举出相应的电路图,分析了它们的工作过程,并就电路的性能进行了论述,为电路设计人员提供了有效实用具体的设计方案.