高抗电源噪声的低时钟抖动VCO设计

设计了一种基于电流舵逻辑(CSL)架构的环型压控振荡器(VCO),对传统的共源共栅结构偏置电路作了进一步的改善,增加了一个电压增益较大的放大器构成有源负反馈,以提高抗电源噪声的能力.采用和舰0.18μm双阱CMOS工艺对传统结构VCO和改进后的VCO进行对比仿真,在频率为20MHz、峰-峰值为200mV的高频电源噪声下,传统结构VCO的峰-峰抖动和均方根抖动分别为54.135ps和19.454ps,而改进结构VCO的相应值分别为27.442ps和9.196ps,抗抖动性能大大提高.改进结构VCO的输出频率为650MHz,占空比约为52%,中心控制电压0.9V对应的增益为962.16MHz/V,线性度良好,在1.8V的直流电源下功耗仅为0.7mW左右.     

无线局域网射频前端VCO及高速双模预分频器设计

论述了一种应用于802．11a无线局域网射频前端高速频率合成器中两个关键模块的设计：负阻LC压控振荡器(VCO)与高速双模分频器(DMP)的射频全芯片集成。采用0．18pmCMOS工艺,1．8V电压下进行仿真,VCO仿真偏离4．5GHz中心频率500kHz时,相位噪声为—119dBc／Hz,VCO调谐范围为15％。除8／9双模预分频器实现了高速、低抖动、低功耗设计。均方差抖动9ps,核心部分电源电流消耗3．9mA。     

正交输出、双调谐、高性能4.488GHz环形振荡器设计

设计了一个4级延迟单元的环形振荡器,通过采用2条辅助通路结构,实现了振荡器的双调谐功能和高的FOM(figure of merit)值.设计采用Jazz 0.18μm CMOS工艺,在1.6 V电源电压下的电流消耗为18.98mA.后仿真结果显示,VCO输出中心频率和增益分别为4.488 GHz和147 MHz/V,频率粗调谐范围为1.42GHz.频偏1 MHz处的相位噪声为-104.3 dBc/Hz.在频偏1 MHz和5 MHz处FOM值分别为169.1和173.39.     

低抖动高线性压控振荡器设计与仿真分析

设计一种应用于锁相环(PLL)电路的压控振荡器(VCO).该电路采用浮空电容结构,相对传统接地电容结构,可提高电容充放电幅值,减小时钟抖动.快速电平检测电路,使电路在未采用反馈和补偿的前提下,减小环路延时,从而实现高线性.电路采用CSMC 0.6 μm CMOS标准工艺库实现.仿真结果表明:振荡频率为0.79,24,30 MHz时的相位噪声达到-128,-122,-120 dBc·Hz^-1@1 MHz.通过调节外接电阻电容,使得电路在3~6 V电源电压下,输出100.0~3.0×10⁷ MHz的矩形波,电路兼具低相位噪声和高线性特性.     

一种结合施密特频率选择器的DLL型90°移相器

为了应对传统延时锁相环(Delay locked loop,DLL)的谐波锁定问题,提出一种结合施密特频率选择器的DLL型90°移相器.采用施密特频率选择器和双数控延时线结构,有效提高该移相器的锁定频率范围.另外,提出的施密特频率选择器能有效抑制输入时钟频率噪声,使移相器稳定工作.在SMIC 55 nm CMOS工艺下流片,工作电压1.2 V,版图有效面积为0.131 mm2.测试结果表明,提出的移相器在250 MHz到800 MHz频率范围内稳定工作;800MHz时,功耗为5.98 mW,且90°相移时钟的抖动峰峰值和均方根值分别是25.9 ps和2.8 ps.     

GHz VCO分析与设计

设计了一种用途广泛的VCO电路结构。所设计的VCO电路采用负阻差分振荡器的基本结构,主要对该电路进行了功耗分析,同时也对相位噪声、调谐范围、频率稳定性等方面进行了探讨。设计中采用电源电压为3.3 V,中心振荡频率约为2.44 GHz,21%的调谐范围,以及符合DCS-1800标准的低的相位噪声,重点是达到了较低的功耗。     

250 MHz 时钟产生电路中低抖动锁相环的仿真与设计

提出了一种基于行为级的锁相环(PLL)抖动仿真方法.分析了压控振荡器的相位噪声、电源和地噪声以及控制线纹波对输出抖动的影响.采用全摆幅的差分环路振荡器、全反馈的缓冲器以及将环路滤波器的交流地连接到电源端等措施,减小了PLL的输出抖动.给出了一个采用1st silicon 0.25μm标准CMOS工艺设计的250 MHz时钟产生电路中低抖动锁相环的实例.在开关电源和电池供电2种情况下,10分频输出(25 MHz)的绝对抖动峰峰值分别为358 ps和250 ps.测试结果表明该行为级仿真方法可以较好地对PLL的输出抖动做出评估.     

一种新型低压低功耗伪差分环形压控振荡器设计

基于交叉耦合技术提出了一种新型低压低功耗伪差分环形压控振荡器(VCO).电路整体包括新型伪差分环形压控振荡器、输出整形缓冲(buffer)电路两个部分.在VCO电路中采用了尾电流源控制的反相器为基本延时单元,实现了一种新型低压低功耗伪差分环形振荡器设计,并采用线性化技术改善调节线性度.利用输出buffer对VCO输出波形进行整形,消除了这种结构下输出摆幅受到尾电流源影响而不能达到轨到轨摆幅的限制.基于0.13μm标准CMOS工艺,利用cadence spectre进行仿真验证,前仿真结果表明在电源电压为1.2V时,该VCO相位噪声为-100.58dBc/Hz@1 MHz,功耗为0.92mW,在0.45~1V的电压范围内,频率调谐范围宽达0.303~1.63GHz,具有非常好的调节线性度,在电源电压为1V时仍然能正常工作.     

1.8 V千兆以太网收发器低抖动时钟电路

采用新型的高速鉴频鉴相器(TSPC)、典型的抗抖动的电荷泵和对称负载差分延迟单元,设计了0.18 μm标准CMOS工艺、1.8 V工作电压的锁相环,经过系统稳定性验证和spice仿真,125 MHz的最大时钟输出在(75℃@TT)情况下,具有±3σ=70 ps左右的long-term低抖动.同时,在3种不同工艺下施加0.1 Vpeak-peak正弦电源噪声时,对电路的工作情况进行了仿真,均能很好满足电路设计的要求(对于1000 Base-T,Δt=8 ns/16=500 ps,根据时钟恢复算法的仿真,较严格peak-peak抖动要求约为(2%～3%)×baud=160～240 ps).     

应用于WSN的0.5 V 4.8 GHz CMOS LC VCO设计

为设计一个可应用于无线传感网的0.5 V 4.8 GHz CMOS LC压控振荡器,采用传统差分负阻结构的电感电容VCO核心电路,添加开关电容阵列增大VCO的调谐范围,利用升压电路和反相器的组合提高控制信号产生电路的性能,通过调节负阻管的宽长比等方法来优化VCO的相位噪声性能,保证VCO能在0.5 V的低供电电压下稳定工作,相位噪声达到-119.3 dBc/Hz@1 MHz,VCO的频率调谐范围为4.3~5.3 GHz,相位噪声小于-115 dBc/Hz@1 MHz,最低可达-121.2 dBc/Hz@1 MHz,核心电路电流约为2.6 mA,满足无线传感网的应用要求。     

基于HDMI视频信号接收的电荷泵PLL设计

介绍了一种实现HDMI中数字视频信号接收的方法,设计并实现了一种新的用于HDMI中像素数据和时钟信号恢复的电荷泵锁相环;通过V-I电路的改进降低了压控震荡器的增益,改善了控制电压的波动对压控震荡器频率的影响,从而减小时钟抖动;采用频率检测电路对输入时钟信号频率进行自动检测分段,可实现大的频率捕获范围,从而实现了对高达UXGA格式的数字视频信号接收;采用Hspice-RF工具对压控震荡器的抖动和相位噪声性能进行仿真,SMIC0.18μsCMOS混合信号工艺进行了流片验证,测试结果表明输入最大1.65Gbit/s像素数据信号条件下PLL输出的时钟信号抖动小于200ps.     

高速SerDes电路中电荷泵锁相环的设计

面向高速串行接口应用,设计一款低噪声、快速锁定的高性能锁相环电路,作为5 Gbit· s-1数据率的SerDes发射芯片的时钟源。该设计通过锁存RESET方式增加延迟时间,以减小鉴频鉴相器的死区效应,降低锁相环整体电路的杂散;其压控振荡器采用4 bit二进制开关电容的方法,将输出频率划分为16个子频带,以获得较大的输出频率范围,同时又不增加压控振荡器的增益;在SMIC 55 nm工艺下完成锁相环电路版图设计,核心芯片面积为054 mm2。后仿真结果表明:输出频率覆盖46~56 GHz,1 MHz频偏处的相位噪声在-110 dBc·Hz-1 附近。测试结果显示,RMS 抖动和峰峰值抖动分别为287 ps和134 ps,整体电路功耗为37 mW。     

一种高速低相位噪声锁相环的设计

设计了一种1．8V、SMIC0．18μm工艺的低噪声高速锁相环电路．通过采用环行压控振荡器,节省了芯片面积和成本．通过采用差分对输入形式的延时单元,很好地抑制了电源噪声．与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变,整个电路芯片测试结果表明：在输入参考频率为20MHz、电荷泵电流为40μA、带宽为100kHz时,该锁相环可稳定输出频率为7971MHz—1．272GHz的时钟信号,且在中心频率500kHz频编处相位噪声可减小至-94．3dBc／Hz。     

一种改进的双控制通路锁相环

提出一种改进的双控制通路锁相环结构。改进锁相环的两个控制通路有不同的压控振荡器增益。其中, 粗调节通路的压控振荡器增益较大, 用来调节锁相环的输 出频率范围; 细调节通路的压控振荡器增益较小, 用来决定环路带宽, 同时优化锁相环的抖动特性。电路芯片采用SMIC 0. 18 μm CMOS Logic 工艺加工。后仿真结果表明该锁相环的输出频率范围为600 MHz到1. 6GHz, 并有良好的抖动特性。     

一种低功耗高线性度全差分式压控振荡器的设计

设计了一种只含有两级差分式结构的环形压控振荡器,具有功耗低,电压-频率转换线性度高,相位噪声低的特点.利用上海HUAHONG-NEC 0.35 um的模型,在电源电压为3.3 V,温度为27℃的条件下仿真,振荡频率从20 MHz变化到540 MHz,中心频率为260 MHz,而且电压频率转换曲线呈线性关系,功耗仅为5 mW@520 Mhz.     

一种新型结构的高速时钟数据恢复电路

针对高速(Gb/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路.该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作.电路采用1.8 V,0.18μmCMOS工艺流片验证,面积约0.5 mm2,测试结果显示在2 Gb/s伪随机数序列输入情况下,电路能正确恢复出时钟和数据,核心功耗约为53.6 mW,输出驱动电路功耗约64.5 mW,恢复出的时钟抖动峰峰值为45 ps,均方根抖动为9.636 ps.     

基于0.35 μm CMOS的高性能LDO稳压器设计

为降低芯片负载波动及电源干扰对系统输出的影响,以提高芯片性能,基于0.35 μm CMOS(Complementary Metal Oxide Semiconductor)工艺,采用Cadence设计了高性能的无片外电容低压差(LDO:Low Drop-Out) 线性稳压器集成电路,给出了负载瞬态响应增强网络以及电源干扰抑制增强网络的设计方案并进行了仿真实验。实验结果表明,电路具有良好的线性调整率和负载调整率,各项性能指标均符合行业标准,系统在3～5 V的输入电压范围内,稳定的输出电压为2.8 V,电源抑制比在高频1 MHz时达到-46dB,负载变化引起的输出电压过冲小于55 mV。     

面向光通信应用的CMOS 28 Gbps低功耗高抖动容限CDR电路设计

为了解决光模块中高功耗芯片恶化激光调制器性能，以及解决收发端时钟基准偏差导致误码率高的问题，设计了一款低功耗高抖动容限的时钟数据恢复电路（CDR）。通过采用压控振荡器（VCO）型全速时钟的CDR系统架构和电感峰化的时钟缓冲技术，降低了CDR芯片的功耗；通过在CDR积分通路中引入零点补偿电阻，提高了CDR的抖动容限。该CDR采用CMOS 65 nm工艺设计和1.1 V电源供电，后端仿真结果表明：当CDR电路工作在28 Gbps时，功耗是2.18 pJ/bit，能容忍的固定频差是5 000 ppm，恢复时钟的抖动峰峰值是5.6 ps，抖动容限达到了设计指标，且满足CIE-25/28G协议规范。