基于OFDM技术FFT的FPGA研究

本文对快速傅立叶变换,基本运算单元,蝶形运算的位数,8k点FFT实现,FFT模块实现IFFT等几方面阐述了基于OFDM技术的FFT的设计思路,给出了FFT实现的总体框架,并对存储器的控制,运算模块,FFT的地址,旋转因子,数据的锁存进行了硬件的设计,通过Matlab工具箱中的FFT函数进行了仿真.     

基于FPGA的8K点FFT的设计与实现

采用4K点复数FFT实现8K实数点FFT;数据存储单元采用双口乒乓RAM结构;采用级联结构流水线的设计方式,基4蝶形结构完成前6级的运算,双基2蝶形结构完成最后一级运算;使用块浮点溢出检测.实验结果表明,在时钟周期为8.74ns的正常状态下,采用FFT处理器实现8K实数点FFT仅需要35.799μs,达到了高速运算的目的.     

快速傅里叶变换(FFT)的ASIC实现及现场可编辑门阵列(FPGA)验证

通过对FFT(fast fourier transformation),即快速傅里叶变换的一般算法的研究对比,确定合理可行的基2方法处理1024点FFT。在ASIC(application specific integrated circuit)专用集成电路上实现FFT硬件模块,并将该模块在FPGA(field programmable gate array)上进行原型验证。采用级联结构设计FFT模块,在尽量减小资源消耗的同时,提高FFT的运算速度。设计采用两组四个深度为256的双口RAM,乒乓结构处理,完成整个运算仅用了1 320个周期。最后用Xilinx公司的Vertex7-XC7VX690T芯片做FPGA原型验证,在时钟频率为50 MHz时,完成1 024点FFT仅用了26.2μs。     

FFT的ASIC实现及FPGA验证

通过对FFT(fast fourier transformation),即快速傅里叶变换的一般算法的研究对比,确定合理可行的基2方法处理1024点FFT。在ASIC(application specific integrated circuit)专用集成电路上实现FFT硬件模块,并将该模块在FPGA(Field Programmable Gate Array)上进行原型验证。本文采用级联结构设计FFT模块,在尽量减小资源消耗的同时,提高FFT的运算速度。设计采用两组四个深度为256的双口RAM,乒乓结构处理,完成整个运算仅用了1320个周期。最后用Xilinx公司的Vertex7-XC7VX690T芯片做FPGA原型验证,在时钟频率为50MHz时,完成1024点FFT仅用了26.2us。     

基于近似核FFT快速测频算法的FPGA实现

通过理论分析高阶近似核FFT和基2 DIF-FFT的结构,实现了基于64点近似核DFT的快速算法。算法基于基2 DIF-FFT的结构,通过蝶形运算和分解算法有效的减少了运算量,提高了低阶FFT的动态范围,易于硬件实现。理论分析和FPGA硬件实验结果验证了算法的有效性。     

局部流水FFT处理器设计

讨论局部流水FFT处理器中的两个主要模块:蝶形运算流水线和地址产生器的设计.基于对基2蝶形单元的"深"反馈,提出一种称之为R2SD2 F(radix-2single"deep"delay feedback,基2单路深度延时反馈)的流水线结构.该流水线中的蝶形处理单元仅由两个复数加法器组成,可以工作在基4/基2/直通三种模式下,因此由两个如此蝶形处理单元组成的R2SD2F流水线可以在一次循环中选择完成基16/基8/基4/基2运算.在完成长为N(假定N为4的整数次幂)点的DFT运算时,该流水线所需的主要硬件有log4N-1个复数乘法器和2log4N个复数加法器.作为一个整体,给出局部流水FFT处理器中的地址产生方法和旋转因子存取结构.     

OOFDM-PON系统的FFT/IFFT字长联合优化设计与实现

在基于现场可编程门阵列(field programmable gate array, FPGA)平台实现的实时光正交频分复用无源光网(optical orthogonal frequency division multiplexing-passive optical network, OOFDM-PON)系统中, 由于实时全并行快速傅里叶变换/快速傅里叶反变换(fast Fourier transform/inverse fast Fourier transform, FFT/IFFT)模块计算复杂度高, 成为实时OOFDM-PON系统设计的主要瓶颈之一. 构建OOFDM-PON发送与接收仿真平台, 通过联合优化OOFDM-PON发送端的IFFT与接收端FFT蝶形运算的旋转因子和输出字长来降低模块的系统逻辑资源占用率. 采用基于缩短字长界限范围的方法来减少最优化字长的搜索时间, 同时构建了实时OOFDM-PON系统的基于DIF-2的64点IFFT/FFT的字长优化映射表. 该映射表在离线OOFDM-PON平台上的验证结果与仿真结果之间的误差控制在0.5 dB,验证了该优化算法的正确性. 与Spiral设计方案相比, 该设计的基于上述映射表的FFT模块可以节约大约37.2%的逻辑资源.     

基于VB6.0的实时波浪功率谱分析软件

介绍一种基于VB6.0设计实现快速付里叶变换(FFT)模块的方法,并在此基础上设计编写了实时海浪功率谱分析软件。经过实验室和海上现场实测数据验证,该软件的运算和处理结果准确可靠,实际应用取得较好的效果。设计的FFT运算模块具有一定的通用性,可用于其它随机信号频谱分析。     

软件实现FFT运算减少运算量的途径

对所有四种类型的基2FFT算法,本文提出了其P值的简单求法(P为蝶形运算表达式中旋转因子的指数),並给出了编程中的几点重要技巧和软件实现的程序框图.这两部分工作能都使FFT处理程序的运算量减少,这对信号的实时处理是有意义的.     

并行数据FFT/IFFT处理器的设计

针对采用快速傅里叶变换(FFT)技术的多种应用场合,在分析基-2及基-4按时域抽取Cooley-Turkey算法特点的基础上,提出一种高性能FFT/IFFT处理器的硬件设计架构.通过改进基-4蝶形单元,可进行形如2的幂次方点数的FFT/IFFT运算.该结构能够并行地从4个存储器中读取蝶形运算所需操作数.仿真结果表明,该结构可以运用于对面积和速度要求较高的应用场合.     

8096的快速傅立叶变换汇编程序设计

使用单片机采集的数据进行实时快速傅立叶变换在仪表的智能化控制中具有重要应用。笔者给出了8096汇编语言设计快速傅立叶变换程序的思路和经验。以8096的四字节浮点数运算功能实现快速傅立叶变换,选用了倒序输入时间抽取快速傅立叶变换算法,采用通常的基2运算。快速傅立叶变换程序主要由三部分组成:倒序处理、主程序、碟形运算子程序。倒序处理生成倒序序列;主程序提供碟形运算的入口和参数;碟形运算作为快速傅立变换算法的核心在很大程度上决定主程序的实时性,并给出了变换核心的碟形算子程序。编制的8096汇编语言64点快速傅立叶变换程序已用于某石油仪器。这方法适用于点数不大的快速傅立叶变换的编程和其他汇编语言的快速傅立叶变换的编程。     

一种小面积的基-3蝶形单元设计

为减少该蝶形单元在硬件实现中的资源消耗,提出了一种基于单精度浮点运算的基-3蝶形单元设计. 采用兼容缩放的方法来解决该蝶形单元中乘法运算,其中√3采用的缩放因子为223. 与√3的乘法操作采用有限个定点加法器来实现. 通过理论分析,该方法减少了加法器的个数,同时减少了寄存器的数量. 通过对比得出,本文采用的方法在原有的基础上减少了1个加法器和2个48位寄存器. 此外,基-3蝶形单元采用降低乘法操作数目的实现形式,使得与实数相乘的乘法数目由原来的4个降为2个. 实验结果表明,本文采用的方法节省了基-3蝶形单元实现所需的硬件资源,为降低基-3FFT实现的资源消耗打下了基础.      

任意点存储器结构FFT处理器地址策略

提出一种针对任意点数运算的并行地址无冲突的存储器结构的FFT处理器.该方法利用高基底的分解方法减少整体计算时钟周期,以及小基底互联的多路延迟交换结构降低计算引擎的复杂度.该方法可以将存储器结构FFT处理器中的几个重要特性如连续帧处理模式,多点数计算和并行无地址冲突等特点集成在一起.另外,素因子FFT算法也被运用到该处理器当中用以降低乘法器个数和蝶形因子存储,以及满足任意点数的计算需求.设计了一种统一的基-2,3,4,5的Winograd算法的蝶形计算单元用以降低计算复杂度.实验仿真结果表明,本FFT处理器在122.88 MHz工作频率下功耗只有40.8 mW,非常适合LTE系统的应用.      

基于FPGA的OFDM调制器的设计

提出了一种新的流水线FFT设计方法来实现OFDM调制解调:利用旋转因子对称性、简化的复数乘法和旋转因子CSD编码来简化蝶形单元设计,并按照读修改地址写的顺序,利用双口RAM从一级向下一级来传送数据.该方法实现蝶形运算不需要乘法器、不需要ROM来存储旋转因子,需要的RAM单元也比较少.最后用该方法在FPGA上实现8pt基2的DIFFFT处理器,实验证明该方法在硬件资源消耗上有很大的改善.     

Highly configurable floating-point FFT IP Core with reusing method

A highly configurable fast Fourier transform intellectual property core (FFT IP core) that can be mounted on Avalon bus of Nios II processor is designed in this paper, by the means of custombuilt components in SOPC Builder. Not only the data number can be configured to 2n and the data width can be configured as integer or floating-point number of 32 bits, but also the number of inner butterfly units is configurable, which can effectively resolve the contradiction between speed and hardware resource occupancy. The IP core is designed by butterfly computing elements of a mixed radix-4 and radix-2 algorithm and applies the inplace addressing scheme and reusing method to reduce hard-ware resources consumption. Functional simulation by Quartus Ⅱplatform proves that the results calculated by FFT IP core are ac-cordant with the Matlab results. Hardware test on DE2 development board by timestamp timer demonstrates that the FFT IP core costs only 34.8 μs to achieve FFT of 512 sampled data with precision of 32-bit floating point. It is demonstrated that the IP core has the advantages of feasible configuration, easy use, and high precision.     

多核CPU上快速傅里叶变换并行算法的优化

快速傅里叶变换在数字信号处理和通信领域具有广泛的应用．多核CPU日益普遍,根据FFT算法自身的并行性,灵活分解蝶形运算,通过探究并行块的分配和嵌套关系对算法加以优化,合理地分配线程实现多核CPU的并行计算,可以提高FFT的计算效率．     

基于FPGA架构的可变点FFT处理器设计与实现

通过对传统的基-4快速Fourier变换(FFT)算法进行优化, 降低基 4算法的复杂度, 使其具有基-2算法的蝶形结构. 采用优化后的基-4/2混合基算法及流水线基-2²单路延时反馈(R2²SDF)结构设计可变点FFT处理器, 并对输出结果进行功能和信号仿真验证. 结果表明, 该处理器的有效性和执行效率均表现良好.