| 基于Wishbone SoC总线接口的高性能SDRAM控制器 |
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| 引用本文： | 李争,李范鸣,陈捷,庄良.基于Wishbone SoC总线接口的高性能SDRAM控制器[J].科学技术与工程,2008,8(12):3342-3345. |
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| 作者姓名： | 李争 李范鸣 陈捷 庄良 |
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| 作者单位： | 中国科学院上海技术物理研究所,上海,200083 |
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| 摘 要： | 介绍了一种基于Wishbone SoC总线接口的SDR SDRAM控制器的设计及在FPGA上的实现,对影响其性能的关键因素做了分析.与同类的设计相比,该控制器使用高性能、简单灵活、可复用性高的片上总线接口对SDRAM的控制命令进行了完全的封装,可以进行无限长的Wishbone总线猝发传输,并自动插入刷新操作,当一次传输跨越不同的Bank和Row时,自动插入等待周期并进行切换,可达到很高的存取效率.
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| 关 键 词： | SDRAM控制器 Wishbone总线 |
High Performance SDRAM Controller with Wishbone SoC Bus Interface |
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| LI Zheng,LI Fan-ming,CHEN Jie,ZHUANG Liang.High Performance SDRAM Controller with Wishbone SoC Bus Interface[J].Science Technology and Engineering,2008,8(12):3342-3345. |
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| Authors: | LI Zheng LI Fan-ming CHEN Jie ZHUANG Liang |
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| Abstract: | |
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| Keywords: | FPGA |
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