5G LDPC编码器的低复杂度实现

针对5G LDPC编码因校验矩阵个数多、循环块大小取值多而导致编码器实现困难的问题，通过分析、优化由校验矩阵求取校验位的线性变换过程，提出一种面向片上系统(System-On-Chip, SoC)的编码器架构。在该架构下，编码器作为一个加速器，挂在主处理器的数据总线上。编码器包括控制器、基本图存储器、信息/校验位存储器、寄存器文件和3个运算器(移位器、求模器、加法器)。文中提出了基本图的存储方法和格式并对该编码器进行了FPGA实现。结果表明，该编码器具有低复杂度、中等吞吐率的特点。