| Rijndael算法三级子流水线结构的FPGA实现 |
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| 引用本文： | 张月华,刘鸿雁,张新贺.Rijndael算法三级子流水线结构的FPGA实现[J].辽宁科技大学学报,2009,32(1). |
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| 作者姓名： | 张月华 刘鸿雁 张新贺 |
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| 作者单位： | 辽宁科技大学,电子与信息工程学院,辽宁,鞍山114051;辽宁科技大学,电子与信息工程学院,辽宁,鞍山114051;辽宁科技大学,电子与信息工程学院,辽宁,鞍山114051 |
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| 摘 要： | 提出了基于FPGA的Rijndael算法三级子流水线结构的设计方案,并在CycloneII系列FPGA芯片上实现,占用逻辑单元11 840余个.在三个时钟周期内完成一轮变换,与在一个时钟周期内完成一轮变换相比,提高了运算速度.该方案适用于加密、解密和密钥编排算法.该流水线结构由数据运算模块、密钥编排模块和输入输出模块组成,给出了各模块的硬件实现框图.数据运算模块完成各轮变换,密钥编排模块产生各轮变换所需要的轮密钥,输入输出模块主要完成数据输入输出格式变换.
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| 关 键 词： | Rijndael FPGA 子流水线 |
Three-stage sub-pipelined architecture for Rijndael based on FPGA |
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| ZHANG Yue-hua,LIU Hong-yan,ZHANG Xin-he.Three-stage sub-pipelined architecture for Rijndael based on FPGA[J].Journal of University of Science and Technology Liaoning,2009,32(1). |
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| Authors: | ZHANG Yue-hua LIU Hong-yan ZHANG Xin-he |
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| Abstract: | |
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| Keywords: | Rijndael FPGA |
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