基于AD9850的正弦信号发生器

1 AD9850工作原理本系统采用数字合成芯片AD9850完成整个系统设计[1]·AD9850内含可编程DDS系统和高速比较器,能实现全数字编程控制的频率合成·可编程DDS系统的核心是相位累加器,它由一个加法器和一个N位相位寄存器组成,N一般为24~32·每来一个外部参考时钟,相位寄存器便以步长M递加·相位寄存器的输出与相位控制字相加后可输入到正弦查询表地址上·正弦查询表包含一个正弦波周期的数字幅度信息,每一个地址对应正弦波中0°~360°范围的一个相位点·查询表把输入地址的相位信息映射成正弦波幅度信号,然后驱动DAC以输出模式量·2硬件…     

一种适用于16级TDI CMOS图像传感器的电流型累加器(英文)

提出一种适用于混合域累加的16级时间延迟积分(Time Delay Integration,TDI)型CMOS图像传感器的电流型累加器.为了实现混合域的累加,电流信号首先在电流型累加器中累加4次,累加的结果被量化成数字量后再次完成4次的累加,即4×4的混合累加模式.详细分析了电流型累加器的热噪声和闪烁噪声特性,并给出了等效输入噪声的均方根电压表达式,并结合仿真工具进行分析验证.提出的电流型累加器电路在CMOS180nm 1.8V供电电源的工艺下实现,电路的功耗为0.37mW,芯片面积为0.03mm×0.82mm.经过电流型累加器的4次累加后,能够将信号的信噪比提升5.86dB.     

数字移相集成电路触发误差的分析和改进

讨论一种新型的数字移相触发集成电路的工作原理、内部结构和功能特点.在此基础上,给出了移相范围和控制精度的计算方法.由于干扰,电网的频率并不保持稳定,出现频率漂移,导致误差,尤其是触发误差的产生.提出了一种优于目前广泛使用锁相环的同步技术的减小触发误差方法,即采用调节计数器的计数脉冲来适应电网频率的漂移.给出了其算法的基本思想、具体电路和实验结果.     

基于DDS技术的FM信号发生器的设计及其FPGA实现

以FPGA为主要硬件,采用直接数字频率合成技术结合嵌入式锁相环,开发出了一种具有数字调制功能的FM信号发生器,并在自行研制的ALTERA Cyclone实验板上得到实现.经调试,该信号发生器的频率分辨率为0.596 HZ,最高输出载波频率达到10 MHz,同时具有输出相位连续,抗干扰能力强等优点.     

基于Verilog HDL的DDS相位累加器的一种优化设计

通过对基于VerilogHDL的DDS相位累加器的传统设计方法的对比分析,提出了应用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案,该方案既具有提高速度又具有节约资源的优点,并且以一个八位相位累加器为例,给出了实验仿真结果。     

一个新的Hough变换峰值检测方法

针对Hough变换累积矩阵存在的峰值扩散现象,提出了一个新的峰值检测方法。在对累加器参数空间进行分析的基础上,在局部最大值周围区域,选用每列有效累积单元个数进行函数拟合,从而得到最佳的峰值参数。实验结果验证了方法的有效性,与选用单元累积值的方法相比,对图像噪声具有更好的鲁棒性。     

DDFS spurious signals due to amplitude quantization in absence of phase-accumulator truncation

Spurious signals in direct digital frequency synthesizers (DDFSs) are partly caused by amplitude quantization and phase truncation, which affect their application to many wireless telecommunication systems. Thee signals are deterministic and periodic in the time domain, so they appear as line spectra in the frequency domain. Two types of spurious signals due to amplitude quantization are exactly formulated and compared in thetime and frequency domains respectively. Then the frequency spectra and power levels of the spurious signals due to amplitude quantization in the absence of phase-accumulator truncation are emphatically analyzed, and the effects of the DDFS parameter variations on the spurious signals are thoroughly studied by computer simulation. And several important conclusions are derived which can provide theoretical support for parameter choice and spurious performance evaluation in the application of DDFSs.     

DDS技术的FPGA设计与实现

介绍了用Altera的FPGA器件(EPFl0K10)来实现DDS专用芯片的功能，详细讨论了DDS技术的FPGA的设计和实现．     

基于BCD码的模10i相位累加器DDS设计

为了简化DDS系统频率控制字的计算处理,提出基于BCD码模10i相位累加器的DDS设计方案.详细介绍了BCD码相位累加器的设计以及应用于DDS系统的相关问题.由于BCD码逐位计算需使用同步多时钟系统,其工作速度较慢,所以它适合应用于频率范围在数MHz以下的DDS信号发生器的单片式设计.     

使用8749单片微机组成的流量积算指示仪

本文介绍一种应用单片微机组成的流量积算指示仪,仪器在总量积算和瞬时流量显示的组成上采用了与传统结构不同的方式。可供从事类似仪器设讨人员参考。