一维离散Fourier变换的阵列协处理器设计

提出了一种用短ＤＦＴ芯片构成长序列ＤＦＴ的阵列协处理器的有效方法。此法易用２与，２长ＤＦＴ芯片及２４个乘法器构成２长的ＤＦＴ阵列协处理器，，也易用２ｌ＋１片，２长ＤＦＴ芯片，，２２ｌ＋１个乘法器及２个蝶形运算单元构成２＾２ｌ＋１长的ＤＦＴ阵列协处理器。文中给出了它们的并行结构及分析结果。它们具有并行计算度高，芯片需求少简单易实现的特点。     

基于协处理器的无线传感器网络MAC设计

提出了一种基于协处理器的媒介访问控制(MAC)体系结构.将不同MAC协议的信道争用机制映射为协处理器内部的软件程序.其特点是兼容IEEE802.15.4协议,利用可编程协处理器增强MAC的可重用性,能支持自适应睡眠媒介访问挖制(S-MAC)、超时媒介访问控制(T-MAC)等无线传感器网络MAC协议.阐述了基于协处理器实现避免冲突的载波侦听多路访问(CSMA-CA)算法、S-MAC和T-MAC协议的方法.并在此基础上分析了CSMA-CA算法的软件时延.在现场可编程门阵列(FPGA)上实现整个MAC,实际测试结果表明:该MAC支持多协议,数据传输速率达20～250 Kbit/s,适应IEEE802.15.4协议要求.面积仅为30 567个等效门.     

一种协处理器微程序控制器的设计

在协处理器中,微程序控制器的微码控制是协处理器指令译码的控制核心。文章提出一种协处理器微程序控制器的设计方法,并给出其功能验证的测试平台。采用隐含下址编码、流水及预译码等设计技术,来提高微码的执行效率。经优化的设计具有较快的译码速度和较小的微控制存储器面积。采用该方法设计的微程序控制器已经嵌入协处理器中,并且流片测试成功。     

一种新型椭圆曲线密码系统协处理器的VLSI设计

研究了椭圆曲线运算的方法及椭圆曲线密码系统协处理器VLSI实现问题。基于一种新的投影坐标系,给出了求解椭圆曲线点乘运算的点加与倍点算法,提出了一种新的优化存储单元调度方案。根据研究的算法,得到了一种新型的协处理器VLSI结构。仿真结果表明,在50MHz时钟下,点乘运算速度为平均155次/秒。     

非接触式智能卡中DES/3DES协处理器的设计

本文介绍了DES、3DES算法的原理,针对于非接触式智能卡的特殊应用,给出了DES/3DES协处理器硬件设计方案,利用NC_verilog、Design Complier等EDA工具对该协处理器的相关功能及性能进行了验证和评估,并在此基础上对该协处理器进行了面积及功耗等方面的优化。     

基于片上系统的微处理器的快速原型环境及其应用

<正>在过去的十几年里,微电子电路设计的快速发展使得电子晶体管的数量和时钟速度都得到大幅度的提高。现在成熟的纳米制造技术可让设计工程师们在一个芯片上放入数量众多的微处理器和协处理器。这些     

利用FPGA实现DSP功能扩展实验

采用FPGA作DSP的协处理器可以充分发挥DSP器件在数据处理方面的优势,大幅提升系统性能,增强整个系统的处理及控制能力,为许多复杂的应用场合提供快速、低成本的解决方案。该文从数据空间扩展实现、单中断信号线响应多路中断方法、时序转换等方面来阐述利用FPGA数字逻辑实现DSP功能扩展的过程。文中提出的FPGA作为协处理器扩展DSP功能的方法,不但具有教学参考价值,而且具有工程指导意义。     

基于坐标逻辑的形态图像处理器的硬件实现

在阐述坐标逻辑运算的基础上,论述了基于坐标逻辑形态学硬件实现的图像处理系统,该系统采用DSP FPGA的框架结构,利用FPGA的可重构特性将其中一片FPGA作为协处理器可以实现不同的图像处理功能,将坐标逻辑和传统形态学硬件实现的形态图像处理器在处理效果和速度两个方面作了比较,算法在FPGA芯片上的高速实现特征使数学形态学在图像实时处理领域的应用成为可能。     

一种RSA算法的新型ASIC实现

提出了一种实现RSA算法的新型ASIC结构,具有较小的芯片面积和较强的灵活性,适合于智能IC卡应用。利用0．5μm CMOS标准单元库实现了该RSA协处理器,约折合14K(2^10)等效门,面积约3mm^2,最高工作频率40MHz,完成1024位RSA加／解密运算需时375ms。     

An FPGA Implementation of GF （p） Elliptic Curve Cryptographic Coprocessor

A GF (p) elliptic curve cryptographic coprocessor is proposed and implemented on Field Programmable Gate Array (FPGA). The focus of the coprocessor is on the most critical, complicated and time-consuming point multiplications. The technique of coordinates conversion and fast multiplication algorithm of two large integers are utilized to avoid frequent inversions and to accelerate the field multiplications used in point multiplications. The characteristic of hardware parallelism is considered in the implementation of point multiplications. The coprocessor implemented on XILINX XC2V3000 computes a point multiplication for an arbitrarypoint on a curve defined over GF(2^192-2^64-1) with the frequency of 10 MHz in 4.40 ms in the average case and 5.74ms in the worst case. At the same circumstance, the coprocessor implemented on XILINX XC2V4000 takes 2.2 ms in the average case and 2.88 ms in the worst case.