一种动态可配置二维CFAR处理器的设计与实现

为实现多场景下二维恒虚警（CFAR）算法的硬件加速,提出了一种基于FPGA平台的动态可配置二维CFAR处理器实现结构.该处理器实现了单元平均（CA）、最大选择（GO）、最小选择（SO）及有序统计（OS）4种二维矩形窗检测器的流水运算.通过参数的控制,该处理器支持参考窗尺寸、保护窗尺寸及检测器类型等可配置.对于256×512点二维检测数据,该处理器各检测器的运算时间均小于3 ms,检测门限相对误差不超过0.1%.验证结果表明该处理器能较好地完成雷达二维检测数据的恒虚警检测工作.      

ESPRIT算法广义逆矩阵求解的快速FPGA实现

在基于旋转不变子空间的信号参数估计（estimating signal parameter via rotational invariance techniques,ESPRIT）算法中涉及到求解信号子空间矩阵的逆矩阵,针对常用方法计算复杂度高,实时性差等问题,提出使用广义逆公式对信号子空间矩阵进行求解的方法. 在FPGA平台上设计并实现了由复数矩阵乘法、矩阵LU分解、下三角矩阵求逆等子模块构成的广义逆矩阵求解系统. 利用该系统求解广义逆矩阵所用的时间约为2.18 ms,与在MATLAB上对同样矩阵进行广义逆求解的平均用时15.7 ms减少了7.2倍. 使用该系统的结果在MATLAB上完成后续仿真,对ESPRIT算法最终所得角度进行误差分析,最终所得角度的平均估计误差约为0.04°. 结果表明,该系统能在保证结果精确度的同时有效减少运算时间.      

面向端到端目标检测神经网络的高效硬件加速系统设计

针对神经网络目标检测系统在硬件资源受限与功耗敏感的边缘计算设备中应用的问题,提出了一种基于现场可编程门阵列（FPGA）实现的YOLOv3-Tiny神经网络目标检测硬件加速系统. 利用网络结构重组、层间融合与动态数值量化,缩减YOLOv3-Tiny网络规模. 基于通道并行与权值驻留硬件加速算法、紧密流水线处理流程与硬件运算单元复用,提升硬件资源利用效率. 所设计的端到端目标检测加速系统被部署在UltraScale+ XCZU9EG FPGA上,达到了96.6 GOPS的吞吐量与17.3 FPS的检测帧率,功耗为4.12 W,并具有0.32 GOPS/DSP与2.68 GOPS/kLUT的硬件资源利用效率. 在保持高效准确目标检测能力的同时,硬件资源利用效率优于其他已有的YOLOv3-Tiny目标检测硬件加速器.      

基于FPGA的二维双向CFAR处理器的设计与实现

在雷达自适应检测中,一维恒虚警率（CFAR）处理器只能在单一维度进行目标检测.因此基于一维CFAR算法提出一种在现场可编程门阵列（FPGA）上实现的二维双向CFAR处理器结构.该结构同时考虑了距离维和多普勒维的检测信息,提高了检测精确度.该处理器支持CA、GO、SO、OSCA、OSGO、OSSO等6种CFAR检测算法可选,支持参考单元数量、保护单元数量、排序值、门限因子可配置,可在多种杂波环境下应用.实验结果表明,当信噪比为12 dB时,6种检测算法检测概率均在80%以上;该处理器的最大综合时钟频率为137 MHz,使用的逻辑单元远小于FPGA资源,可以满足工程实际应用要求.