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数字锁相环的ASIC设计 总被引：3，自引：0，他引：3
根据锁相环的特点，提出了利用ASIC算法设计数字锁相环DPLL。在对其进行严格数学推导和分析的基础上，在FPGA上得以实现。从原理上分析了稳态误差的减小和稳态建立的过程，最后给出了利用VHDL语言编程仿真的结果。整个系统的锁相环部分达到了锁定速度快、相位抖动小、锁定精度高的结果。 相似文献
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