最短路径自适应路由的路径条数及可缓冲的数据包数目

在采用最短路径自适应路由方案的片上网络中,从源节点到目的节点具有多条可能的路径,采用最短路径有助于提高片上网络的效率。片上网络每一级路由器都能缓冲一定量的数据包,从源节点到目的节点的距离越远、路径数目越多,可缓冲的数据包数目越多。处理单元(Processing Element, PE)间数据传输需要的流量控制数据包越少,数据传输的效率越高。本文提出从源节点到目的节点可缓冲数据包数目的两种计算方法,并通过计算机搜索和仿真进行了验证。研究结果有助于提升对采用最短路径自适应路由的片上网络的行为的认识,从而设计更好的PE间数据传输方案。     

TD-SCDMA中结合块判决反馈和状态减少的序列估计的联合检测算法

将一个称之为块判决反馈的概念引入了TD-SCDMA的联合检测之中.基于该概念,提出了一种简单版本的和一种高性能的联合检测算法.该简单版本的联合检测算法与传统方法相比,性能相仿然而复杂度大大降低.该高性能检测器结合了块判决反馈和状态减少的序列估计算法,比传统方法复杂度略高然而大大提高了检测性能.该简单版本的联合检测算法适合于在移动终端上实现,高性能版适合于在基站实现.两种算法的性能都得到了仿真验证.     

5G LDPC编码器的低复杂度实现

针对5G LDPC编码因校验矩阵个数多、循环块大小取值多而导致编码器实现困难的问题，通过分析、优化由校验矩阵求取校验位的线性变换过程，提出一种面向片上系统(System-On-Chip, SoC)的编码器架构。在该架构下，编码器作为一个加速器，挂在主处理器的数据总线上。编码器包括控制器、基本图存储器、信息/校验位存储器、寄存器文件和3个运算器(移位器、求模器、加法器)。文中提出了基本图的存储方法和格式并对该编码器进行了FPGA实现。结果表明，该编码器具有低复杂度、中等吞吐率的特点。