单通道通讯模式异步流水线控制器

为了实现异步电路在实际应用中的低功耗、高性能特性,提出了一种基于单通道通讯协议的高速异步流水线控制单元和一种使用Muller C单元的高鲁棒性的QDI(quasidelay insensitive)异步流水线控制单元。第1种异步流水线控制单元采用独立的正反向响应电路,使得比近期提出的超高速异步流水线控制单元GasP电路的正向响应减小了50%的信号翻转。该电路使用TSMC 0.25μm CMOS工艺实现,HSPICE模拟结果表明与GasP电路相比正向响应时间减少38.1%,可以工作在2.2 GHz;第2种控制器与流行的QDI异步控制器STFB(single-track full-buffer)电路相比,以较少的面积代价,实现了时序验证上的极大简化。     

论企业内部会计控制构建中对质量管理的考虑

全面质量管理是企业已实行的行之有效科学管理方式，在建立及完善内部会计控制制度时，根据成本效益原则，可借鉴部分成功经验。     

不同播期对杂交水稻秧苗素质的影响

对西昌地区新引进的几个杂交水稻新品种进行了分期播种试验,通过对各处理秧苗素质的分析表明:阳鑫优1号、内香优3号、金优188、富优4号等品种在3月15日播种,内香优13号在3月29日播种,秧苗素质最高.     

一维Landau-Lifshitz方程的数值解及其物理意义

主要研究一维Landau-Lifshitz方程的数值解，并利用Microsoft Fortran Powerstation和Matlab对其进行求解，得到一些结论，并给出了其物理解释，由此阐述了一维磁畴和磁畴壁的某些现象.     

电力系统全数字仿真装置实验室的安全与环境管理

随着我国高等教育事业的发展,各高校越来越重视对学生科研、实践能力的培养,并对科研创新型实验室建设给予了高度重视,仿真实验教学更是成为各高校理工科关注的重点。我院根据自身科研、教学的需要建设了电力系统全数字实时仿真装置(ADPSS)实验室。通过对ADPSS安全运行所需安装环境的介绍和相关科研教学特点的研究,分析了实验室可能出现的安全隐患,阐述了为保证实验室的安全运行所制定的行之有效的安全与环境管理办法和具体执行措施。     

增强型步长值预测器研究

研究了增强型步长值预测器.通过对传统步长值预测器的改进,可对部分重复型非等步长数据序列作出正确预测,提升性能.文中讨论了增强型步长值预测器的诸设计因素,如信心系统机制和公共子数据存储等.模拟结果表明,增强型步长值预测器能够对绝大部分适于值预测的数据序列作出正确预测.     

我国农药剂型加工工业的现状和发展建议

介绍了目前世界上农药新剂型，研究并探讨了农药加工工业所面临的问题，对我国农药剂型加工工业的发展前景提出了建设性意见。     

低渗透非均质油藏油井压裂裂缝参数优化研究

低渗透油藏的特点是储集层物性差、非均质性强、层间差异大、油井无自然产能或自然产能很低。因此如何利用水力裂缝高效沟通储层、建立稳定的油气渗透通道是压裂作业亟待解决的问题。以菱形反九点为例,建立低渗透非均质地质模型。详细分析了在不同裂缝参数下采出程度、含水率和无水采油期的变化关系,并采用正交设计实验判断裂缝参数的主次关系。结果表明,裂缝导流能力和裂缝穿透比不是越大越好,均存在一个最佳值。在低渗非均质油藏条件下,裂缝导流能力是影响采出程度的主要参数,其次是裂缝穿透比。     

基于飞轮储能的动态电压恢复器补偿电压暂升的研究

本文对基于飞轮储能的动态电压恢复器（DVR）在补偿电压暂升时可能引起直流母线电压泵升的问题进行了研究。首先分析了传统控制策略的局限性,继而提出了一种整体协调控制策略,该策略根据飞轮额定充电功率与DVR吸收功率的关系以及飞轮转速的影响,自动调整飞轮的充电控制策略和DVR的补偿策略,使得直流母线电压保持恒定。最后,利用仿真结果对该策略的实用性和有效性进行了验证。     

Low Latency High Throughout Circular Asynchronous FIFO

This paper describes a circular first in first out （FIFO） and its protocols which have a very low latency while still maintaining high throughput. Unlike the existing serial FIFOs based on asynchronous micropipelines, this FIFO＇s cells communicate directly with the input and output ports through a common bus, which effectively eliminates the data movement from the input port to the output port, thereby reducing the latency and the power consumption. Furthermore, the latency does not increase with the number of FIFO stages. Single-track asynchronous protocols are used to simplify the FIFO controller design, with only three C-gates needed in each cell controller, which substantially reduces the area. Simulations with the TSMC 0.25 μm CMOS logic process show that the latency of the 4-stage FIFO is less than 581 ps and the throughput is higher than 2.2 GHz.