一种基于模拟退火的LUT结构FPGA工艺映射算法

SoPC中提供给FPGA IP核的有限面积使面积优化成为工艺映射的关键目标之一．减少实现电路功能的可编程逻辑单元数可以有效地减小所需芯片面积,还能降低对布线资源的需求．利用模拟退火算法从全局范围对LUT结构FPGA的工艺映射过程进行考虑,针对减少所用LUT数目的目标得出映射结果,实验结果表明用该算法可以快速地得出非常优化的结果．     

一种新的快速FPGA布局算法

在模拟退火算法的基础上,提出了一种快速FPGA布局算法.该算法先用解析模型快速确定所有宏模块及单个逻辑模块的"理想"位置,然后通过局部扩散消除模块之间的重叠,得到一个较好的初始布局方案,最后再用低温的模拟退火进一步优化,确定各模块的最终位置.实验数据表明,以目前在学术界普遍采用的平方线网总长度为目标函数,与经典的VPR算法相比,新算法大大降低了布局所耗费的时间,而不影响最终布局方案的质量.     

PDP11/34与DJS130联机系统

近年来,随着电子计算机的广泛应用,计算机联机、计算机网络在国外已越来越普遍,我国也开展了这方面的工作,我们研制成功的PDP 11/34与DJS 130联机系统也是在这方面的一个初步尝试. PDP 11/34机是美国DEC公司生产的、功能较强的小型机,也是国外引进的具有代表性的小型机,而DJS130是我国自行设计制造、使用广泛的小型机,将这两台异种机组成联机系统,实现两机之间的数据传送,实现资源共享,对于充分发挥现有设备的作用,灵活地使用系统资源,具有一定的实际意义。我们研制的联机系统,属于非直接耦合系统,即在两台计算机之间配备有直接的通讯线路,彼此把对方看作是本身的输入输出设备,采用输入、输出操作就可以在两机之间实现信息传输.     

FPGA评估系统

介绍了自主开发的FPGA结构评估系统.该系统采用与结构无关的算法,对各种工业及学术上的FPGA结构进行抽象建模,并给出功耗、面积及时延的评估报告.采用该系统,能够对现有的FPGA结构进行分析,最终提出结构的改进方向.     

一种新型FPGA逻辑单元结构的装箱工具

结合实际电路中各输出具有输入共享的特点,提出了一种新型逻辑单元结构及其装箱(packing)工具.该工具充分利用新型FPGA逻辑单元的层次化特征,减少实现电路所需的逻辑单元的个数.实验表明,新型逻辑单元结构及其装箱工具可减少12%的基本逻辑单元使用个数.     

通用的FPGA逻辑单元映射工具

提出了基于图模式匹配的逻辑单元映射的新颖思想,开发了针对不同结构的逻辑单元都能适用的映射工具FDUMap.实验中应用FDUMap将测试电路映射到不同的逻辑单元中,该工具比起现有的几种专用的逻辑单元映射工具,有更好的通用性.     

可进化可重构图像滤波器的设计

设计了一种新型的可重构、可进化图像滤波器.可重构电路采用了一种全新的可配置电路网络结构.该结构将功能运算单元以Benes拓扑结构互联,取代现有的MUX加功能运算单元的结构,使其具有更多条输出路径,更多运算单元参与到了进化中以提高进化效率.在运算单元设计方面,利用FPGA中特有的丰富LUT逻辑资源优势,设计了一种仅通过LUT配置码来控制其功能的P运算单元,节约资源且扩充了运算单元可执行的功能选项.借助于模拟退火遗传算法,通过对可重构电路配置码(基因)的不断改进和优化,该滤波器可以很好地滤除图像中的高斯噪声和椒盐噪声.实验结果表明:经过100万代进化,对于高斯噪声,噪声图像的平均每像素误差Mdpp=32.11,滤波后Mdpp=16.74,滤波质量优于一般高斯滤波器和现有的MUX加功能运算单元的可进化滤波器;对于椒盐噪声,噪声图像Mdpp=6.22,滤波后Mdpp=3.44,有效滤除了噪声.     

实现FPGA高效动态可重配置的触发器电路

设计了一种在现场可编程逻辑阵列(FPGA)内可供配置的触发器电路结构.主要特点是:不需要浪费FPGA内组合逻辑的资源,就可以独立配置出56种全部常用类型的D触发器电路或锁存器电路;以FPGA在配置简单时序电路时增加50%面积的代价降低了配置为复杂时序电路时70%的延时和90%的面积.同时针对Xilinx Virtex系列FPGA动态重配置速度较慢的缺点,在触发器电路中加入了抓捕与写回电路;提出了通过硬件电路来实现重配置状态保存和写回的方法.与Xilinx Virtex器件完全用软件实现的方法相比,加快了FPGA动态重配置电路的速度.     

FPGA逻辑资源测试图形自动生成方法

提出一种通用FPGA逻辑资源测试图形自动生成方法.建立了可编程逻辑单元CLB的测试模型,提出了FPGA的测试配置集的自动生成算法,在测试配置集的基础上得到了具有通用性的,高故障覆盖率且测试时间短的测试图形.     

带障碍增强型O-Tree布图规划算法

扩展了现有的基于O-Tree的布图算法,提出了一种可以处理带障碍模块的布图算法.修改了原算法中对O-tree的扰动(perturbing)方法,扩展了算法在布图解空间中的搜索范围.修改后的算法对自由模块进行布图,并通过消除自由模块与障碍之间的重叠,得到满足障碍位置约束的布图;其时间复杂度为O(n7/2m),其中n是自由模块的数目,m是障碍的数目.布图测试电路的运行结果显示,修改后的算法比原算法可以得到更优化的布图结果.