一种面向测试的RTL行为抽象与蕴含方法

针对寄存器传输级（register transfer level,RTL)行为的抽象，提出了一种层次化的带条件的表示，这种抽象的行为是面向测试的，它不仅表达简单，而且能很方便地进行蕴含操作，通过抽象，电路可以规范为行为集，并代替电路本身进行功能测试向量的生成，在测试生成过程中，大量地应用蕴含操作何以使其中的行为得到简化，并极大地提高了系统的效率。     

CMOS VLSI电路无时延平均功耗和有时延平均

从理论上阐述了无时延平均功耗和有时延平均功耗之间的单调递增关系, 用计算速度快的无时延理想电路功耗作为计算速度慢的有时延实际电路功耗的评估标准, 并给出了它在电路平均功耗快速估计、最大功耗快速估计和电路测试功耗快速优化三个领域中的应用. 提出了一种先用无时延功耗对较长的输入向量对序列进行快速压缩、再用压缩序列快速模拟出平均功耗(或最大功耗)的新方法. 与直接用未压缩序列进行模拟的传统方法相比, 实验结果表明: 对于平均功耗快速估计, 在保证估计精度(误差小于3.5%)的前提下, 将模拟速度提高了6~10倍; 对于最大功耗快速估计, 在保证估计精度(误差小于5%)的前提下, 将模拟速度提高了6~8倍. 在测试功耗快速优化领域, 与测试功耗直接优化法和现有的Hamming距离优化法相比, 无时延功耗优化法的优化效率最高, 它可以用较少的时间(缩短为 16.84%), 取得较好的优化效果(测试功耗降低35.11%).     

体系结构级功耗分析方法

功耗问题已经成为集成电路设计，尤其是嵌入式系统和电池供电设备开发中所要关注的重要问题。电路设计较低层次的功耗分析方法能提供比较好的准确性，但它们的功耗模型相对复杂，功耗分析的时间开销和内存开销都很大。本丈所讨论的体系结构级功耗分析方法就克服了这些缺点，通过对可配置的功能单元分别进行功耗建模，基于准确的性能模拟来达到功耗模拟的目的，它可以广泛应用于体系结构、指令集、编译器以至软件的低功耗优化中，文章最后借助于通用CPU的系统级功耗模拟工具Wattch，研究了指令及数据缓存在配置方方法的功耗行为，实验证明，体系结构级的功耗分析为低功耗系统设计提供了更有价值的指导。     

基于信号跳变时间可调整的容错路由器

设计了一种基于信号跳变时间可调整(STTA)的片上网路容错路由器.首先,这种路由器能够准确预测总线的串扰故障,并通过错开信号跳变的方法容忍总线的串扰故障.然后,为了容忍寄存器上的单事件翻转(SEU),路由器中所有的寄存器被替换成双内锁单元(DICE).结果表明:基于STTA的路由器仅需在普通路由器上增加46%的面积开销和70%的功耗开销,就能容忍总线上串扰导致的故障和寄存器上的SEU.与基于TS-HC-TMR和SCAC-TMR方法的容错路由器相比,基于STTA的路由器至少减少了93%的面积和55%的功耗开销,有效地解决了容错路由器开销过大的问题.     

通用CPU设计中的模拟验证技术及应用

设计验证是芯片设计过程中保证其可靠性的重要环节，其中，模拟是实际中最重要的验证方法，根据应用目的的不同，可以将模拟验证技术分为两大类；针对矢量产生的技术和针对检验证评估的技术，本文分类阐述了多种通用的验证技术的原理，在分析和比较的基础上指出各自的优缺点，并介绍了其在一款通用CPU设计之中的应用，包括平台，实验数据以及相应的分析。     

基于卷积编码的SOC测试响应压缩研究

提出一种单输出压缩方法. 首先提出了码率为n/（n-1）、距离为3的卷积码的设计规则, 利用这些规则可得到卷积码的校验矩阵, 该校验矩阵的实现电路即是能够提供单输出压缩的响应压缩电路. 所设计的压缩电路可避免2个和任意奇数个错误位的混淆、避免一个未知位（X位）对特征的掩盖. 利用概率论分析了未知位掩盖效应. 如果未知位分布具有聚簇特征, 那么提出的多重量校验矩阵设计算法能够大大降低未知位的掩盖效应. 最后用一些实验数据验证了所提出的压缩电路能够提供较强的未知位容忍能力和非常低的错误位混淆率.     

CMOS VLSI电路无时延平均功耗和有时延平均功耗之间的单调递增关系及其应用

从理论上阐述了无时延平均功耗和有时延平均功耗之间的单调递增关系,用计算速度快的无时延理想电路功耗作为计算速度慢的有时延实际电路功耗的评估标准,并给出了它在电路平均功耗快速估计、最大功耗快速估计和电路测试功耗快速优化三个领域中的应用.提出了一种先用无时延功耗对较长的输入向量对序列进行快速压缩、再用压缩序列快速模拟出平均功耗(或最大功耗)的新方法.与直接用未压缩序列进行模拟的传统方法相比,实验结果表明:对于平均功耗快速估计,在保证估计精度(误差小于3.5%)的前提下,将模拟速度提高了6～10倍;对于最大功耗快速估计,在保证估计精度(误差小于5%)的前提下,将模拟速度提高了6～8倍.在测试功耗快速优化领域,与测试功耗直接优化法和现有的Hamming距离优化法相比,无时延功耗优化法的优化效率最高,它可以用较少的时间(缩短为16.84%),取得较好的优化效果(测试功耗降低35.11%).     

一款用于多媒体处理的异构多核系统芯片的可测试性设计

随着集成电路工艺的发展,系统芯片（SoC）集成已成为超大规模集成电路的主流设计方法.SoC设计具有强调自顶向下设计、突出设计重用性、重视低功耗的特点,给集成电路的可测试性设计带来了严峻的挑战.本文针对一款用于多媒体处理的异构多核系统芯片DPU-m,提出了一套完整的可测试性设计方案,支持3种工作模式：功能模式、存储器内建自测试模式以及扫描测试模式,并进行了设计实现和评估.针对逻辑电路的可测试性设计,采用自顶向下的模块化设计思想,提出并实现了一种分布式与多路选择器相结合的测试访问机制,实验结果表明,DPU-m逻辑电路单固定型故障的测试覆盖率为98.58%,满足设计方要求;针对实速时延测试的需求,设计并实现了基于片上时钟生成器的时钟控制单元,可在片上支持不同时钟域、6种时钟频率的实速时延测试;针对存储器电路的自测试,设计并实现了串并行结合的存储器内建自测试结构,在最大测试功耗的约束下有效地减少了测试时间;进一步设计了顶层测试结果输出电路,满足了设计方要求的诊断分辨率,若以100 MHz的频率进行测试,测试时间为14 ms.     

一款通用CPU的存储器内建自测试设计

存储器内建自测试（memory built-in self-test,MBIST)是一种有效的测试嵌入式存储器的方法，在一款通用CPU芯片的可测性设计（design-for-testability,DFT)中，MBIST作为cache和TLB在存储器测试解决方案被采用，以简化对布局分散，大小不同的双端口SRAM的测试。5个独立的BIST控制器在同一外部信号BistMode的控制下并行工作，测试结果由扫描链输出，使得测试时间和芯片引脚开销都降到最小，所采用的march13n算法胡保了对固定型故障，跳变故障，地址译码故障和读写电路的开路故障均达到100%的故障覆盖率。     

基于模拟的验证技术在CPU设计中的应用

在一款通用CPU设计中，应用了多种验证技术，包括基于测试矢量的验证，基于覆盖率的验证等等，通过理论分析和实验研究，不同的技术显现出各自适用的时机和方式，实验和分析结果进一步表明了各种验证技术的特点及其在工程应用中的有效性。