排序方式: 共有5条查询结果,搜索用时 0 毫秒
1
1.
为了实现模拟集成电路版图设计的自动化,提出一种称为金属-氧化物-半导体场效应晶体管阵列的版图布局方法。90 nm/1. 2 V互补式MOS的测试元件组(TEG)芯片被开发用以实验采样,芯片搭载多种导电沟道分割形式的多指栅晶体管,晶体管在电路的版图设计中以不同的布局形态呈现。这些晶体管的电气参数被测试并抽取,用以分析和评价其直流性能。以二级模拟运算放大器为实验电路,分别采用晶体管阵列和全定制方式进行版图设计,从工艺波动性和版图面积两方面进行对比。成品实测结果表明:以晶体管阵列方式实现共源共栅运放电路时,10枚TEG芯片的平均失调电压为4. 48 m V,对比手工版图的5. 59 m V,抗波动性能约提升了20%,显示了晶体管阵列版图设计方法的有效性。 相似文献
2.
3.
4.
本文介绍了一种可实现倍频与占空比调整的延迟锁定环DLL(Delay Locked-loop)电路设计方法。该电路结构简单,无累积相位差,对工艺和噪声不敏感,可以用来提供零传输时延的时钟、高级时钟域控制和实现多种时序调整电路。而且,本文分析了数字延迟锁相环的基本结构及其工作原理,并给出了一种用于调整输出信号占空比以及信号倍频倍数的电路结构。 相似文献
5.
1