一种低时延的串行RapidIO端点设计方案

提出一种可兼容V1.3版本规范的低时延端点实现方案。 在该方案中, 输出和输入路径上的多数模块工作在直通模式以产生稳定的低时延。对于事务接口, 请求和响应可以通过不同的用户定义端口输入并共享传输路径, 而且同时发起的事务能在安全的仲裁机制下保持有序传送。为了防止无效的数据传输, 废弃的事务包将会被改进的4队列式缓冲模块撤销。对于串行物理接口, 1x/4x链路能为事务包和控制符号提供可靠的数据传送, 并实现流量控制、错误检测及恢复等关键的链路管理功能。与参考设计相比, 此方案能获得更低的传输时延和更高的数据吞吐率。此方案的功能和性能已通过FPGA平台的验证, 因此能满足下一代高速嵌入式互连的应用需求。     

适用于位交叉布局的低电压SRAM单元(英文)

提出一种9管单端SRAM单元结构,该种SRAM单元采用读写分离方式,具有较高的保持稳定性和读稳定性。该单元采用新的写操作方式,使由其组成的存储阵列中,处于"假读"状态的单元仍具有较高的稳定性,因此在布局时能够采用位交叉布局,进而采用简单的错误纠正码(ECC)方式解决由软失效引起的多比特错误问题。仿真结果显示,当电源电压为300 mV时,该种结构的静态噪声容限为100 mV,处于"假读"状态的单元静态噪声容限为70 mV。     

一种低时延的串行RapidIO端点设计方案(英文)

提出一种可兼容V1.3版本规范的低时延端点实现方案。在该方案中,输出和输入路径上的多数模块工作在直通模式以产生稳定的低时延。对于事务接口,请求和响应可以通过不同的用户定义端口输入并共享传输路径,而且同时发起的事务能在安全的仲裁机制下保持有序传送。为了防止无效的数据传输,废弃的事务包将会被改进的4队列式缓冲模块撤销。对于串行物理接口,1x/4x链路能为事务包和控制符号提供可靠的数据传送,并实现流量控制、错误检测及恢复等关键的链路管理功能。与参考设计相比,此方案能获得更低的传输时延和更高的数据吞吐率。此方案的功能和性能已通过FPGA平台的验证,因此能满足下一代高速嵌入式互连的应用需求。     

适用于位交叉布局的低电压SRAM单元

提出一种9管单端SRAM单元结构, 该种SRAM单元采用读写分离方式, 具有较高的保持稳定性和读稳定性。 该单元采用新的写操作方式, 使由其组成的存储阵列中, 处于“假读”状态的单元仍具有较高的稳定性, 因此在布局时能够采用位交叉布局, 进而采用简单的错误纠正码(ECC)方式解决由软失效引起的多比特错误问题。仿真结果显示, 当电源电压为300 mV时, 该种结构的静态噪声容限为100 mV, 处于“假读”状态的单元静态噪声容限为70 mV。