一种高速低功耗32位RISC微处理器的设计

采用VLSI的实现方法设计了一种高速低功耗32位RISC微处理器(FDU32)。该处理器指令和接口均与ARM7TDMI兼容,通过采用新的流水线结构、冲突控制策略及低功耗的数据通路,使其在0.35靘 CMOS工艺条件下与传统ARM7TDMI相比,CPI减小11%,主频提高67%,MIPS提高87%,数据通路功耗降低46%,仅芯片规模略有增加。此外,设计中还采取了多项措施以保证芯片工作的稳定性和鲁棒性。该处理器功能已通过FPGA验证。     

基于BIST矩阵扫描的一种VLSI故障诊断策略

针对规模大而复杂的VLSI(Very Large Scale Integrated-Circuit)提出了一种新的基于BIST(Built-In Self-Test)的故障诊断策略，它通过对触发器阵列扫描，可同时找出有故障的CUT(Circuit Under Test)和测试码以及与之相应的响应，从而能应用传统的非BIST设计故障诊断方法来定位故障门。它克服了传统基于BIST故障诊断方法中数据量大，或者由于使用经过压缩处理的数据而带来的不确定性等缺点。电路结构简单可行，提供的相应算法也易于实现。     

一种L型通道布线算法

近年来,通道布线问题引起了人们广泛的重视。但至今研究L型通道布线的文章很少。本文提出了一种以减少信号网冲突数为主要目标的L型通道布线算法。该算法从一种总体的考虑出发,把L型通道分解为两个相关的四边通道进行布线,提高了布线成功率。     

高速集成电路互连线结构的时域波形灵敏度分析

利用渐近波形估值法分析包含有耗，互耦传输线电路的时域波形灵敏度，该方法可计算电路响应对电路中的集总元件，分布元件及电路物理参量的时域波形灵敏度。将计算结果与扰动法的结果相比较，表明该方法有好的准确性。     

最小直线斯坦纳树及其在详细布线中的应用

在面向区域的详细布线中,最小直线斯坦纳树(MRST)可为单个线网产生满足连线最短要求的最佳初始布线模式,可为全局最优布线大大减小搜索空间。一般说,构造MRST是NP完备问题,为了降低问题的复杂度,需要研究生成MRST的实用有效算法。本文讨论了两种这样的算法,并结合例题说明,MRST只是局部最优树,在实际布线应用中要综合考虑其它布线质量因素,对当前线网的初始MRST进行调整或动态修改。     

STC相关矢量量化图像编码算法的VLSI结构

STC(Switch—Tree Coding)相关矢量量化图像编码系统是在传统的矢量量化的基础上，根据相邻图像块空间相关性的继承性，运用STC编码算法对矢量量化后输出的码字地址进行空间相关继承编码，在不引入任何额外的编码失真的情况下，图像平均比特率可达到0．32bit／pixel。将STC编码算法用VLSI实现后嵌入到已有的矢量量化VLSI结构中，在不降低硬件速度的前提下，提高了图像的压缩率和信道的利用率。模拟与验证结果表明，该结构可以获得约66MPixel／s的数据处理速度，能够满足图像实时传输的需要。     

一种并行的有限域乘法器结构

提出了一种并行的有限域GF(2^m)乘法器结构．有限域乘法由多项式乘法和模不可约多项式f(x)两步实现．把多项式被乘数和乘数各自平分成3个子多项式，多项式乘法由子多项式的乘法和加法实现．当多项式的度m=500时，与传统的Mastrivito多项式乘法相比，所提出的多项式乘法结构可以减少33．1％的异或门，减少33．3％的与门．为了简化，采用特殊不可约多项式来产生有限域，此有限域乘法器结构适合高安全度的椭圆曲线密码算法的VLSI设计．     

高效椭圆曲线签名算法核心运算VLSI设计

针对椭圆曲线签名算法要使用的乘法器和除法器提出了一种新的结构，并在此基础上进行了系统设计。该设计进行了ASIC综合和仿真，其仿真结果和理论分析相符合，与其他设计相比，在时间复杂度上有所提高。     

MPEG-4视频解码器系统设计与实现

对于设计像MPEG-4视频解码器这样复杂的系统，关键在于系统结构的设计，本文从并行性的角度出发，提出了一种适合VLSI实现的MPEG-4解码器系统结构，它支持MPEG-4 ASP @L5码流，达到MPEG-4对解码精度和实时性的要求，通过一致性测试，设计过程中采用了软硬件协同仿真的方法，缩短了开发周期。     

Incremental Placement-Based Clock Network Minimization Methodology

Power is the major challenge threatening the progress of very large scale integration （VLSI） technology development. In ultra-deep submicron VLSI designs, clock network size must be minimized to reduce power consumption, power supply noise, and the number of clock buffers which are vulnerable to process variations. Traditional design methodologies usually let the clock router independently undertake the clock network minimization. Since clock routing is based on register locations, register placement actually strongly influences the clock network size. This paper describes a clock network design methodology that optimizes register placement. For a given cell placement result, incremental modifications are performed based on the clock skew specifications by moving registers toward preferred locations that may reduce the clock network size. At the same time, the side-effects to logic cell placement, such as signal net wirelength and critical path delay, are controlled. Test results on benchmark circuits show that the methodology can considerably reduce clock network size with limited impact on signal net wirelength and critical path delay.