Altera Cyclone V的Linux系统的搭建

Altera CycloneV SoC FPGA在一个基于ARM的用户可定制芯片系统（SoC）,集成了分立处理器（HPS）、FPGA和数字信号处理（DSP）功能。本文主要介绍Altera CycloneV SoC FPGA的Embedded Linux System搭建,集FPGA和ARM两大优势于一体,让系统设计更加先进、灵活。     

基于SoC FPGA的FPGA to HPS数据通信系统设计

基于Intel SoC FPGA器件,实现片上FPGA侧到ARM侧数据传输的工程。该数据通信系统设计可以发挥出芯片内FPGA和ARM之间的高速通信总线桥的优势,芯片内数据通信带宽相较于传统的片外通信带宽提升了至少一个数量级,可以承载大数据量的处理及搬移,更好地发挥SoC FPGA器件的优势。     

基于多通道DMA控制器的媒体播放器SoC设计与验证简

提出了一种基于多通道直接内存存取DMA（direct memory access）控制器的媒体播放器片上系统SoC（system on chip）设计方案,不仅实现了内外部存储空间和I/O器件之间的数据直接传输,而且实现了多通道数据的片上并行交换。仿真验证表明,该SoC设计方案在提高片上总线通信效率及减轻处理器负担的同时,还可提升系统在媒体播放方面的整体性能。     

二维网格NoC中资源-网络接口设计与实现

通常把使用片上网络通讯的多核SoC称为NoC,各类资源(处理器、存储器等)与片上网络之间的接口称为资源-网络接口.文章基于二维网格的通讯方式,设计了其间的资源-网络接口,讨论了基于FPGA的实现技术.使用具体应用实例--轨迹显示方案,对设计进行验证.实验表明,在60 MHz的频率下,使用该接口的NoC系统原型能够稳定工作.     

基于FPGA的IP仿真验证平台

IP（集成电路知识产权芯核）的仿真和硬件验证是IP开发中不可缺少的环节．文中基于FPGA（现场可编程门阵列）开发了一个IP仿真验证平台，并使用PCI（外部设备互连）总线来测试IP．用户只要将自已设计的IP插入所开发的仿真验证平台，就可以方便地对IP进行测试．文中还对所设计的平台进行了软件仿真，以验证其功能，并在载有Xilinx Spartan-3 600E FPGA的PCI插卡上进行上板调试．结果表明，所建立的基于FPGA的IP仿真验证平台可以对IP进行有效的仿真和验证，并具有良好的稳定性和实用价值．     

基于NiosⅡ的电子收费专用芯片验证与测试平台设计

通过NiosⅡ处理器及可编程片上系统（SOPC）,设计了一套电子收费（ETC）专用芯片的验证与测试平台．该平台采用Altera CyeloneⅡ EP2C35F672C6N现场可编程门阵列（FPGA）芯片,根据ETC专用芯片的功能,对FPGA芯片内的NiosⅡ处理器核配置相关外设．并编写NiosⅡ应用软件,完成ETC专用芯片的FPGA验证和测试．实践表明。该平台可以提高系统的可复用性,缩短芯片开发周期,降低成本．     

DDR2 SDRAM控制器的FPGA实现

龙芯SoC第一版本(ICT-E32)中集成的是SDRAM控制器,但鉴于SDRAM性能的限制,使其成为提高龙芯SoC性能的瓶颈.为了进一步提高龙芯SoC性能,在新一款中集成了DDR2控制器.因为DDR2采用了新技术,使其实现相对于SDRAM更为复杂,因此预先在FPGA上对其进行实现,以方便对其在整个SoC设计中的集成.目前,该控制器已经通过功能仿真,并在Xilinx公司的Virtex-4系列FPGA上得以实现.     

SoC自动化验证方法的研究与实现

为解决SoC(System-on-Chip)验证覆盖率和工作量问题,基于可重用思想、采用事务验证模型、随机激励生成的方法,建立了一个层次化的具有自主知识产权的自动化功能验证系统（LSAVS：LiShan Automatic Verification System）。采用该验证系统后,SoC验证工程师开发测试向量的工作量由使用传统验证方法的60％降低到10%,同时保证了功能验证100%的覆盖率,达到快速高覆盖率的验证目的。     

多FPGA验证平台引脚限制的解决方案

随着用户设计规模的增大,FPGA验证成为IC设计者普遍采用的方式。多FPGA系统受限于有限的片间互连线数量,设计划分变得困难。文章分析了多FPGA验证的设计流程,具体描述了IC设计划分的步骤,用Verilog语言实现了IO复用模块,提升了多FPGA验证平台的性能。该方案的设计与实现可作为多FPGA系统模块划分时IO解决方案的参考。     

SoC片上五种总线标准的分析比较

随着SoC（片上系统）的快速发展，高速片上数据传输对片上总线的要求越来越高。文章在分析当前设计中常用的几种SoC片上总线标准（ARM的AMBA总线、Silicore的Wishbone总线、IBM公司的CoreConnect总线、Altera的Avalon总线和OCP-IP设计的OCP总线）的基础上，对它们的综合应用和性能进行了分析比较。     

可编程顶点处理器FPGA验证平台的设计与实现

为了对一个面向移动设备的可编程顶点处理器进行功能验证和性能评估,设计了一个基于片上可编程系统(system on programmable chip,SoPC)的FPGA验证平台.在该平台上,采用软硬件协同验证的方法,成功地运行了多个顶点处理器程序.实验结果表明,该平台可以有效地验证可编程顶点处理器的功能,而且适用于3D图形处理器中其他模块的FPGA验证.     

基于FPGA的波形发生器的设计与实现

以嵌入式微处理器软核NIOSⅡ为核心, 将微处理器、总线、数字频率合成器(DDS)、存储器、I/O接口等硬件设备集中在一片FPGA上.创建一个SOPC系统.通过软件编程实现不同频率,不同相位的波形.SoC系统的构建是利用Ahera的设计工具Quartus Ⅱ并结合Verilog-HDL语言,采用硬件编程的方法进行实现的.通过实验验证.本系统达到了预定的要求, 并证明了采用软硬件结合,利用DDS技术实现函数波形发生器的方法是可行的.     

基于RVM的可重用测试方法及应用

介绍了如何运用Synopsys提供的层次化验证方法来快速搭建高质量验证平台，通过将验证模块部分或全部重用到系统级芯片（SoC）验证平台中，大大减少了验证平台的搭建时间，提高了验证环境的执行效率；最后，以一个异步串行通信接口模块UART为例，描述了如何快速搭建一个系统级验证平台。     

高效验证平台在TD-SCDMA终端芯片功能验证中的应用 。 

介绍了基于事务级验证的验证方法学（RVM）和覆盖率驱动技术，以及如何将RVM方法学和覆盖率驱动技术结合而搭建高效的验证平台，并详细分析了使用此验证平台对TDSCDMA终端芯片进行完备和高效的RTL级功能验证。此验证平台比传统验证平台在效率上大大提高，有效地缩短了SoC芯片模块级和系统级的验证时间，缩短了3 SoC芯片的开发周期     

基于SystemVerilog的SoC功能验证方法研究

结合最新验证语言SystemVerilog的特点以及VMM（Verification Methodology Manual）验证架构,分别讨论了SoC设计过程中模块验证,集成验证和系统验证的一些改进措施,达到提高功能验证效率的目的。     

基于RVM的可重用测试方法及应用

介绍了如何运用Synopsys提供的层次化验证方法来快速搭建高质量验证平台,通过将验证模块部分或全部重用到系统级芯片（SoC）验证平台中,大大减少了验证平台的搭建时间,提高了验证环境的执行效率;最后,以一个异步串行通信接口模块UART为例,描述了如何快速搭建一个系统级验证平台.     

高效验证平台在TD-SCDMA终端芯片功能验证中的应用

介绍了基于事务级验证的验证方法学（RVM）和覆盖率驱动技术,以及如何将RVM方法学和覆盖率驱动技术结合而搭建高效的验证平台,并详细分析了使用此验证平台对TD-SCDMA终端芯片进行完备和高效的RTL级功能验证.此验证平台比传统验证平台在效率上大大提高,有效地缩短了SoC芯片模块级和系统级的验证时间,缩短了3 SoC芯片的开发周期.     

基于FPGA的多应用片上网络系统尺寸开发

一种面向多应用片上网络系统的拓扑尺寸开发流程被提出.该开发流程利用片上网络拓扑结构、任务映射算法以及应用任务图描述等要素产生多应用片上网络系统的系统映射方案,并在基于FPGA的片上网络验证平台上,对不同拓扑尺寸下的系统映射方案进行性能评估.实验表明,根据验证平台所提供的数据传输延迟和FPGA占用率,该开发流程有助于设计者在进行多应用片上网络系统设计时快速准确地找到每一个应用所对应的最适当的拓扑尺寸,从而提高系统的传输性能.     

基于国产FPGA的星载Nor Flash控制器设计与验证

为满足航天星载存储系统进一步提高数据传输速率和系统可靠性,降低定制成本等需求,设计了一款基于国产宇航级可编程逻辑门阵列(field programmable gata array,FPGA)的Nor Flash控制器.该控制器针对Nor Flash编程和擦除操作速度较慢等问题,采用了解锁省略策略与增设写入缓冲器编程算法协同优化提高Nor Flash控制指令效率.控制器通过Verilog HDL语言编写有限状态机实现,modelsim仿真结果表明,控制器运作正常.同时,利用ER2C-3000型国产FPGA评估板搭建片上系统(system on a chip,SoC)进行了控制器优化算法验证,在设置工程的系统时钟为10 MHz和连续写入16个字/32字节操作条件下,设计比标准编程算法速度提升约3.5倍,比硬件解锁单字编程算法速度提升约2倍.为进一步提高国产星载SoC存储系统运转效率提供了新的思路.     

AFDX-ES芯片设计中主机端接口的设计与验证

目的 基于ARM9的AFDX-ES芯片的PCI主机接口的设计与逻辑验证.方法 以软硬件协同设计方法学、验证方法学为指导,提出了以PowerPC处理器为核心的主机端软硬件平台下SoC软硬件协同方法,并搭建了基于芯片的FPGA原型验证平台.结果 通过主机上VxWorks对AFDX-EX芯片上资源进行管理以及对各功能模块进行功能调用,有效地验证了SoC主机接口逻辑功能的正确性.结论 文中方法设计合理,运行可靠,可以应用于类似芯片的设计中.