基于矩阵分解的有限几何LDPC码的研究

随机构造的LDPC（low density parity check codes）码长的增加,所需存储空间过大,编码复杂度过高.针对该问题,研究了具有代数结构的有限几何LDPC码.基于有限域几何空间的点和线来构造校验矩阵,并通过矩阵行列分解得到不同码率、码长的非规则QC-LDPC码.该类LDPC码是准循环码,其编码复杂度与码长成线性关系,对应的Tanner图没有4环存在.仿真结果表明：MSK调制、AWGN信道条件下,该类码与类似参数的随机码相比较,当信道误码率为10-6时,译码增益约为0.05～0.15dB.     

利用斐波那契数列构造QC-LDPC码的方法

利用斐波那契数列的特点,提出了一种准循环低密度奇偶校验码(QC-LDPC)码的编码器设计方法.该编码器设计利用了斐波那契数列的一种顺序排列方法,构造的校验矩阵H不含四线循环,具有准循环结构,节省了校验矩阵存储空间,对码长和码率参数的设计具有较好的灵活性.该编码器算法复杂度与码长成线性关系,易于编码.仿真结果表明,在加性高斯白噪声信道条件下,该编码方案具有优于阵列LDPC码的性能.     

构造速率兼容多元LDPC码的扩展方法

该文基于改进的扩展方法构造了一类速率兼容多元低密度校验(LDPC)码,其中低码率码的校验符号不仅与高码率码的码字有关,还与中间码率码的校验符号有关。构造过程涉及了掩模矩阵和基矩阵的优化设计、多元域元素的随机替换等具体步骤。该文还采用代数方法设计码的校验矩阵,进而降低了设计复杂度。所构造的码不仅具有速率兼容特性,还具有易于编译码器硬件实现的准循环结构。仿真结果表明:该码在较大的码率范围内都能够获得较好的瀑布区和平层区性能。     

递归构造低密度校验(LDPC)码的方法

针对Tanner图中圈的增加会影响码的性能的问题,提出了一种递归构造低密度校验(LDPC)码的方法。该方法利用一个短的LDPC码的校验矩阵作为其母矩阵,在此基础上采用循环置换矩阵构造一个长的LDPC码。通过对循环转置矩阵的参数进行约束,可以保证所构造的长码的Tanner图中指定长度的圈的个数等于或者小于其短码,且可以构造规则或者非规则的LDPC码。仿真结果表明,采用该方法构造的LDPC码具有较低的误码平台,其性能与好的随机LDPC码几乎相同。     

基于有限域的LDPC卷积码构造算法

采用有限域方法研究获得具有快速编码特性的规则、时不变LDPC（Low-Density Parity-Check,低密度奇偶校验）卷积码的构造算法. 首先给出基于有限域GF(q)所构造的准循环(QC)LDPC码的基矩阵结构特性;然后提供了一种新的代数构造及其对应的修正的矩阵结构;最后,根据QC与LDPC卷积码之间的环同构关系,获得了具有快速编码特性的LDPC卷积码的多项式矩阵结构. 代数构造方法简化了整个构造过程. 而LDPC卷积码的快速编码特性减小了编码复杂度,简化了编码器结构. 用基于置信传播(BP)的译码算法在加性高斯白噪声(AWGN)信道上获得的仿真结果表明,与其他结构化LDPC卷积码相比,文中所构造的码具有更好的性能.     

分块低密度校验码与高速部分并行译码器联合设计方案

提出一种联合构造规则低密度校验(LDPC)码的方案.通过该方法构造的规则LDPC码不仅具有良好的纠错性能,而且适合于采用部分并行结构的译码器来实现高速译码,从而使得所构造的LDPC码在硬件复杂度与译码吞吐量之间具有较好的折衷.该译码器可兼容多种码长、多种码率的LDPC码,因此只需要设计一个译码器,就可以完成对具有相同列重的不同LDPC码的译码.     

定码长多码率QC-LDPC码的构造

通信系统通常需要支持多种码率的信道编码以适应不同的信道条件。为了简化系统实现的复杂度,该文提出了一种码长固定、兼容多码率、准循环低密度奇偶校验(QC-LDPC)码的构造方法。该方法利用修正的渐进边增长(PEG)Reed-Solomon(RS)码算法生成母码的校验矩阵,结合校验矩阵的行合并得到具有相同结构的多码率QC-LDPC码的校验矩阵。在译码时多码率LDPC码可以共用同一个译码器,从而大大减少了译码的硬件资源。实验结果表明:该方法生成的多码率LDPC码的性能均优于第二代欧洲数字地面电视广播传输标准(DVB-T2)中对应码率的码,且译码器硬件资源与单码率的LDPC译码器相当。     

基于循环差集的(3,L)规则QC-LDPC码构造

针对准循环低密度奇偶校验(QC-LDPC)码中准循环基矩阵移位系数构造的确定问题,利用循环差集(CDF)构造一种近似双对角结构的(3,L)规则QC-LDPC码,其围长至少为8,该码的基矩阵由四部分构成,其中一部分数据已知,其余可由简单的运算获得,所需存储空间少,降低了硬件实现的复杂度,根据循环差集个数t不同可灵活构造不同码长和码率的码字.仿真实验结果表明:当误码率为1×10~(-6),码率为0.5时,构造的基于循环差集的码比基于最大公约数(GCD)码、渐进边增长(PEG)码和西顿(SD)序列构造码的净编码增益分别提升了0.10,0.12和0.13dB.当码率为0.6时,比基于完备循环差集构造的type2码和PEG构造码的净编码增益分别有0.20和0.10dB的提升.     

基于循环迭代的LDPC码环长扩展算法

为了易于DSP的硬件实现,提出了一种简单的较高码率的无4-环准规则LDPC(low-density parity-check)码的母矩阵构造方法,从理论上给出了母矩阵扩展因子L的下限值,并在此基础上通过循环迭代的环长扩展算法,使母矩阵大量的短环得到了消除,并且它们的编码复杂度和码长成线性关系。仿真结果表明,经过环长扩展的LDPC码略好于M ackay的随机构造同码率的码字性能,而比一次扩展的码字有0.4 dB左右的性能增益。采用循环迭代的环长扩展算法非常有利于硬件实现。     

QC-eIRA码的构造及其变码率编码器FPGA实现

针对非规则重复累积码(extended irregular repeat-accumulate, eIRA)校验矩阵中H_1矩阵的随机性,提出采用有限域构造H_1矩阵的方法,并构造出了几种高码率码型。新构造码型既保留了eIRA码特殊的结构,同时又具有准循环LDPC码(quasi-cyclic low density parity check codes, QC-LDPC)的特点。仿真结果表明,当码长达到8175时,新构造码型的性能明显优于QC-LDPC码,在中长码长时表现出较好的性能。基于新码型结构特点,设计通过读写随机存储器(random-access memory,RAM)实现校验位计算的编码器硬件架构,采用Verilog HDL在Virtex 4 xc4vlx60芯片上实现了编码器,结果显示,相比于基于移位累加器组的传统QC-LDPC码,新的编码架构占用的硬件资源大幅降低,且更利于灵活实现变码率编码。     

基于准循环分量码构造的多进制PCGC码

PCGC码是一种以LDPC码作为分量码的级联码。它在继承LDPC码优越的误比特率性能的同时,还拥有比LDPC码更低的编码复杂度。对多进制PCGC码进行了研究,同时将采用准循环算法构造的校验矩阵引入其分量码的设计中。用准循环方法构造的PCGC码,在编码端采用一组移位寄存器即可完成编码,大大降低了PCGC码的编码复杂度。仿真结果表明：短帧情况下,通过准循环构造分量码矩阵编码,四进制PCGC码性能优于同进制LDPC码。因此,基于准循环分量码构造的多进制PCGC码在未来数字通信系统中具有重要的应用价值。     

一类来自有限域 GF（16）子群上的高码率的 LDPC码

最近,Sobhani等人利用在有限群上的元素置换方法构造群置换LDPC码,本文在此基础上,给出了一类在有限域GF（16）的子群上构造的高码率的LDPC码,其Tanner图围长至少为8。仿真结果表明,这类码执行性能优于相应类型的随机LDPC码和其代数结构的准循环LDPC码。     

分层近似规则LDPC码的编码器设计

提出一种分层近似规则(LAR)LDPC码的构造方法及其编码器的设计方案.该方案在现有的RU算法的基础上,完全去掉了前向替换(FS)的步骤,并引入循环移位寄存器结构来处理密矩阵与向量的乘法,使其硬件复杂度从与密矩阵维数平方成正比,下降到只与其维数成正比.与RU算法相比,新方案缩短了编码器的编码延时,提高了吞吐量,还对不同码长和码率的应用具有线上重构的灵活性.仿真结果表明,分层近似规则LDPC码具有与随机构造的规则码极其相近的纠错性能,具有很高的实用参考价值.     

具有高速并行译码结构LDPC码的构造

针对可实现高速并行译码的低密度校验(LDPC)码,提出了一种LDPC码的构造方法.该方法用代数的方法构造一个校验矩阵,适当地选择构造时的参数,可以消除校验矩阵中的小环,以保证所构造码字的性能;再按照一定的规则对所构造校验矩阵的行进行重新排列,可使得重排后的矩阵具有分块结构.仿真结果表明,采用这种分块结构,使得LDPC码的部分并行译码在工程实现上成为可能,按照该方法构造的LDPC码的性能与随机构造的码字相当.     

基于循环差族构造的高码率低密度校验码短码

为了降低编码复杂度,基于组合数学的方法构造出一类高码率低密度校验(LDPC)码短码。该方法由循环差族构造出一类参数λ为1的平衡非完全块设计(BIBD),再基于这些BIBD构造LDPC码。构造出的LDPC码具有准循环特性,因此编码复杂度低。码字的Tanner图中没有长度为4的环路,在采用置信度传播译码时具有很好的译码性能。仿真结果表明:基于循环差族构造出的LDPC码具有与随机构造的LDPC码相当的性能。构造出的码字适用于手持数字视频广播系统。     

基于循环差族构造的高码率低密度校验码短码

为了降低编码的复杂度,基于组合数学的方法构造出一类高码率低密度校验(LDPC)码短码。该方法由循环差族构造出一类参数λ为1的平衡非完全块设计(BIBD),再基于这些BIBD构造LDPC码。构造出的LDPC码具有准循环特性,因此编码复杂度低。码字的Tanner图中没有长度为4的环路,在采用置信度传播译码时具有很好的译码性能。仿真结果表明:基于循环差族构造出的LDPC码具有与随机构造的LDPC码相当的性能。构造出的码字适用于手持数字视频广播系统。     

基于杨辉三角结构的 QC-LDPC 码构造

针对准循环低密度奇偶校验(QC-LDPC)码中准循环基矩阵的移位系数确定问题,提出基于杨辉三角结构的确定方法。该方法构造的校验矩阵不含四环,移位系数由简单的数学表达式确定,编码复杂度与码长呈线性关系,节省存储空间,对码长和码率参数的设计具有较好的灵活性。仿真结果表明:在加性高斯白噪声信道和BP译码算法下,该方法构造的码字在误比特率为10-4时,信噪比优于随机LDPC码接近0.3 dB,在误比特率为10-6时优于DVB-S2标准的LDPC码0.2 dB,并可以获得与IEEE 802.16e码相一致的性能。同时表明合理的选择循环移位矩阵的尺寸,可以改善码字的误比特率性能。     

基于IEEE 802.16e标准中低密度校验码的码率适配设计

针对宽带无线接入标准IEEE 802.16e,提出了实用的、低复杂度的码率适配（RC）低密度校验（LDPC）码构造方案.依据标准中LDPC码校验矩阵和参数集合,采用校验位删除和校验矩阵扩展两种算法来实现码率0.1-0.9范围内动态变化的RC LDPC码,比较、分析用两种方法构造不同码率时的译码性能.仿真结果表明,校验矩阵扩展方法适用的码率动态范围明显大于校验位删除;扩展方案基本满足系统业务对码率的需求,具有良好的译码性能和较低的实现复杂度,适用于IEEE 802.16e标准中的混合ARQ等链路自适应技术.     

准循环LDPC码低存储量译码器设计与实现

研究了准循环低密度奇偶校验 (quasicyclic low density parity check, QCLDPC) 码及最小和译码算法,设计了合理的非均匀量化译码方案。充分利用准循环LDPC码校验矩阵的准循环结构特点,设计了一种低存储量准循环LDPC码的译码结构,详细描述各部分组成及功能。基于最小和译码算法及非均匀量化方案,给出了纠错性能的模拟测试结果。按照该译码结构在Xilinx公司的XC3S2000器件上实现了码长为9 216、码率为1/2的准循环LDPC码译码器。FPGA（field programmable gate array）实现结果表明,与传统译码结构相比,该译码结构可节省约30%的存储空间,在性能与实现复杂度间取得了较好的平衡。     

基于掩盖技术的非规则QC-LDPC码构造算法的研究

提出了一种基于掩盖技术的非规则QC(quasi-cyclic)-LDPC码的构造算法.仿真结果及分析表明该方法构造的非规则QC-LDPC码具有如下优点:性能优于直接构造的规则QC-LDPC码且可与随机构造的非规则码的性能相媲美;与随机构造的非规则码的误码率、误帧率相比具有较低的地板效应;由于具有准循环结构,因而可实现线性编码;掩盖技术克服了随机构造中长码长的非规则LDPC码时搜索时间较长的缺陷.