应用Hill-Marty推论对异构多核处理器设计的分析

利用Hill-Marty的多核处理器加速比的推论(芯片中用于共享缓存、互连网络和内存控制器等片上资源不考虑在内),在异构多核处理器中的强内核和弱内核分别与同构多核处理器中的内核性能相同的情况下,计算得出使得异构多核处理器比同构多核处理器性能更优的等价基本核的结构分配方式,从而提出了最优的异构多核处理器核结构配比的设计方案。     

基于网络处理器的高性能入侵防护系统研究

提出一种基于网络处理器的入侵防护系统模型,该模型基于异构多核计算架构,采用通用x86/IA多核处理器作为应用和控制CPU,运行检测和控制模块,专用网络处理器作为协处理器实现网络层面的处理,两者之间通过PCIE实现高速通信,从而实现高效能、自适应、可扩展的入侵防护系统.用NFE-i8000网络处理器和Intel Xeon E5620四核八线程的通用处理器实现系统原型,并用PHAD异常检测系统作为入侵检测器进行了模拟实验.仿真结果表明,模型不但可提高系统性能,而且按协议类型进行负载均衡的检测结果比按五元组要好.     

片上多核处理器的结构级功耗建模与优化技术研究

功耗是导致片上多核处理器出现故障的重要诱因,也是片上多核处理器设计的重要制约因素．如何降低多核处理器的功耗并提高处理器能量效率,具有很大的研究意义与探索空间．文中主要从体系结构设计者的角度,并结合电路实现,研究并总结纳米级工艺下片上多核处理器的功耗建模与评估方法,及其不同构件的低功耗优化技术．通过提出创新高效的多核处理器结构级功耗评估方法及其模拟平台,提高多核结构功耗模拟的准确性与灵活性,并以此为依托,开展处理器核、片上网络、片上存储及其一致性协议的各方面优化,寻求提高多核处理器功耗有效性的微体系结构,为国产多核处理器的低功耗设计提供一定借鉴与参考．     

用于智能传声器的低功耗语音降噪处理器设计

研究一种低功耗语音降噪处理器,提高传声器信噪比和智能化程度.该降噪处理器采用专用指令集处理器内核+硬件加速器的异构多核架构,兼顾低功耗、运算效率和灵活性.专用指令集处理器内核为24-bit位宽、多级流水、双哈佛存储结构,定制专用语音加速指令和硬件,提升运算效率.硬件加速器负责密集、规整的时域/频域变换操作,采用可配置结构,保证硬件灵活性,并通过中断和共享存储器机制与专用指令集处理器内核通信.基于SMIC 130nm工艺完成该降噪处理器芯片设计,结果显示处理器完成语音降噪任务,背景噪声下降约10dB,平均电流仅206μA.     

视频多核处理器结构

随着多核处理器系统复杂度的增加以及视频标准多样性的增加,视频多核处理器的设计难度和成本也大幅度增加.为了得到一个通用而又高效的多核处理器设计平台,以减小多核系统设计的复杂度,提出一种新型视频多核处理器结构.该结构采用新颖的任务管理和同步机制.基于该结构实现了MPEG4标准Simple Profile的实时解码器.测试结果表明: 该结构可以容易地实现对MPEG4视频流的实时解码,对于视频信号处理有较高的效率.该结构能够容易地支持多标准应用,可以作为一种灵活通用的媒体处理器设计原型.     

神威平台上AceMesh编程模型的构图优化

面向高性能计算领域的多核、众核处理器飞速发展,为了降低并行编程的难度,提高并行计算效率,数据驱动的并行编程模型成为高性能计算领域的研究热点。AceMesh是数据流驱动的、支持多核和众核异构平台的任务并行编程模型,能自动发掘结构化网格应用中存在的数据驱动的任务图并行性。但如果任务粒度划分较细,其构图过程会造成很大开销。本研究结合"申威26010"异构众核处理器的结构特点,从主、从核通信优化、内存池、无后继任务收集等方面对AceMesh构图过程进行优化,并采用航天飞行器应用中的7个热点子程序对优化效果进行测试。测试数据表明以上优化取得5倍的加速。为验证构图优化对AceMesh整体性能的提升,对航天飞行器应用分别在Acemesh和神威OpenACC的加速效果进行了测试,优化后的AceMesh加速效果约为神威OpenACC的1.5倍。     

一种多核处理器环境下的软件结构及负载均衡

通信网络技术迅速发展对产品的性能提出了更高的要求,多核处理器以其高性能的优点逐渐得到通信厂商的广泛使用.为了发挥多核处理器的潜能,在分析通信网关服务器产品特性的基础上,充分利用服务器的进程功能和特点,研究一种多核处理器环境下的软件结构,提出基于哈希算法的负载均衡,阐述基于动态哈希(hash)算法的负载均衡的设计和实现.不但提高了多核处理器处理用户请求的效率,而且具有强扩展性和高可靠性等优点.     

层次化架构嵌入式多核处理器原型设计及其编程研究

VLSI技术进步和应用驱动使多核技术成为主流的微处理器设计技术。多核处理器作为一种时空域器件,应把超级计算机作为多核处理器的设计参考系,其主流架构将最终收敛到"小核、大阵列、层次化"上。文章利用Xilinx Virtex5-330TFPGA器件,设计实现了一款集成16个处理核的具备层次化架构特征的嵌入式多核处理器原型芯片,工作频率为90 MHz。多核处理器利用层次化的体系架构、灵活的片上互连、多种同步机制以及合理的并行程序模型,成功加载了实时视频淡入淡出(fade-in-fade-out)混叠应用(320×240,30帧/s)。基于该多核处理器架构,研究比较了粗粒度和细粒度2种并行编程模型。细粒度模型的多核同步操作稍复杂,但很好地掩盖了应用的串行操作时间,对视频淡入淡出混叠应用的加速比可达6.97。     

层次化片上多核处理器性能研究

层次化片上多核处理器紧耦合多个处理核构成"簇节点",对访存和片上通信的局部性有良好支撑,能有效地缓解片上多核间数据通信带来的通信开销。文章通过构建精细的层次化片上多核处理器仿真器,利用随机任务模型研究"簇节点"大小对系统性能的影响。仿真发现,一定系统规模下,要获得良好的系统性能,层次化片上多核处理器需要在"簇节点"数目与"簇节点"的大小(节点内处理核的数目)之间仔细权衡。     

基于Caffe的嵌入式多核处理器深度学习框架并行实现

针对开源深度学习快速特征嵌入的卷积框架(Caffe)在Android移动端进行前向计算时存在的兼容性和时间性能差的问题,提出了基于Caffe的嵌入式同构、异构并行化改进设计方法。该方法将Caffe及其第三方库通过交叉编译移植到嵌入式移动平台后,利用同构的多核多线程方法分别对卷积层、输入帧之间的部分前向计算过程进行了并行化;实现了采用开放运算语言(OpenCL)的异构图形处理器(GPU)卷积计算,进一步提升了框架的处理速度。对3种经典的深度神经网络模型MNIST、Cifar-10和CaffeNet进行了测试对比,测试结果表明:在没有任何模型精度损失的条件下,并行后的前向计算耗时明显低于并行前,时间性能提升最高达到2倍。所提方法能够将深度学习框架Caffe高效地、并行地部署和应用于嵌入式移动多核芯片上。     

多核处理器下SKLOIS多级安全数据库查询方法研究

针对传统方法存在多核处理器下SKLOIS多级安全数据库查询不准确的问题,提出一种新的多核处理器下SKLOIS多级安全数据库查询方法。用一个加权有向图对多核处理器下SKLOIS多级安全数据流图进行描述。为数据流图中所有结点分配一个内核。依据数据流图中规定的执行顺序执行给定查询语句,完成查询语句的并行执行。查询语句通过LBT树模型获取,通过定义三种多核处理器下的SKLOIS多级安全数据库查询类型获取LBT搜索空间大小的上界和下界。搜索整个查询执行计划空间,获取一个具有最小开销的LBT查询树,给出LBT方法的查询代码。实验结果表明,所提方法具有很高的查询响应速度,且针对更新数据具有快速适应能力。     

片多处理器和对称多核处理器的研究进展

片内多处理器(Chip Multi-Processor,CMP)思想和首个多核结构原型自1996年由斯坦福大学首次提出以来,直到2001年IBM才发布了真正的双核RISC处理器Power4,成为首款采用多核设计的服务器处理器.但是多核处理器进入主流桌面应用,还是从Intel和AMD正式引入多核架构开始的.本文针对片多处理器(Chip Multi-Processor,CMP)和对称多核处理器(Symmetric Multi-Processor,SMP)的研究进展进行综述和分析.首先,概括介绍了国内外片多处理器和对称多核处理器研究的最新进展,并分析了已存在的问题;其次,对片内多处理器和对称多核处理器的研究热点和趋势进行了分析,并指出该领域未来可能的研究方向;最后,对对称多核处理器的主要典型产品以及最新的Sandy Bridge架构做了详细介绍.     

一种面向片上众核处理器的虚拟核资源分配算法

基于高效能大任务和多任务计算需求以及芯片技术的高速发展,多核处理器进入片上众核处理器时代,但如何将这种硬件能力转变成计算性能的提升,充分利用MPSo C的并行计算能力是该领域亟待解决的问题.文中研究设计了面向片上众核处理器的物理核到虚拟核分配算法(VPD),该算法通过识别任务执行时的阶段状态特征,动态重组物理核并配置成与任务计算需求相适应的虚拟核,在满足任务的计算资源需求的条件下,实现虚拟核最优分配.最后通过实验将VPD算法与不同的多核/众核处理器环境下的主流调度算法进行比较,结果表明:该算法可适用于多种环境,且效能比其他同类算法平均高5%~10%.     

多核编程模型运行时环境的自适应性研究

针对多核编程模型运行时环境易造成处理器核资源竞争加剧以及可扩展性较差等弊端,基于动态反馈控制思想,将资源分配、运行时控制、任务执行视为有机整体,提出了自适应协同调度模型ACSM.ACSM采用集中式与分布式相结合的协同机制,动态调节处理器核资源在不同应用负载间及其内部的分配与管理.ACSM的优势在于充分体现了多核编程模型良好的可编程性和可移植性,消除了传统多核运行时环境显式指定核数的弊端,增强了处理器核资源分配的高效性和自适应性.实验结果表明,ACSM在提高多核编程模型易用性的同时,减少了系统处理器核资源的不良竞争,提升了系统的整体性能和资源利用率.与仅依赖多核编程模型运行时环境的调度算法相比,ACSM使应用程序的运行时间缩短了近50%,并且随着应用程序数量的增加效果更加显著.     

基于多核处理器的入侵防御系统

随着高速以太网的广泛应用和网络入侵行为的日益复杂化,对网络入侵防御系统性能的要求越来越高。通过对传统入侵防御系统工作原理的分析,设计并实现了基于多核处理器的入侵防御系统。通过对系统中的多核处理单元进行分组,并构建共享缓冲队列实现工作组间的数据传递,使得系统在多核处理器环境下能够并行工作。试验结果表明,改进后系统的效率有显著提高,丢包率也明显降低。     

基于多核处理器的入侵防御系统

随着高速以太网的广泛应用和网络入侵行为的日益复杂化,对网络入侵防御系统性能的要求越来越高.通过对传统入侵防御系统工作原理的分析,设计并实现了基于多核处理器的入侵防御系统.通过对系统中的多核处理单元进行分组,并构建共享缓冲队列实现工作组间的数据传递,使得系统在多核处理器环境下能够并行工作.试验结果表明,改进后系统的效率有显著提高,丢包率也明显降低.     

面向片上网络通信的可重构路由算法

上互连网络(Network orl Chip,NoC)采用包交换和路由的方法替代传统总线,没有全局的连线,具有很好的可扩展性,是未来多核处理器内核间的主要通信方式.NoC在片上系统中的应用有很多研究,片上系统在通信模式和网络负载分配等方面一般具有稳定性.在通用多核处理器中,由于受核间通信模式不确定性、系统的可重构性等诸多因素影响,NoC的研究和设计更具复杂性和挑战性.本文重点分析面向NoC通信的可重构路由算法.     

多核处理器中基于MapReduce的哈希划分优化

针对传统的并行哈希划分算法不能高效地利用多核处理器的并行资源,且不能较好处理有倾斜的输入数据的问题,提出了一种在多核处理器中基于MapReduce的哈希划分算法,并且提出了存储结构优化、多步划分优化、数据倾斜优化3种优化策略。该算法将输入数据分成若干块后提交给各个线程并行处理,并选择合适的策略避免写冲突,使其能够高效地利用多核处理器的并行资源。文中提出的哈希表能够提高cache效率,从而提升算法的整体性能。引入MapReduce模型可使多步哈希划分在Map过程和Reduce过程中分别进行;数据倾斜优化策略能使算法适应有倾斜的输入数据,且具有较好的效果。实验结果表明:在多核处理器中,文中提出的算法能够适应各种分布的输入数据,并且使哈希划分的整体性能得到提升。     

硬件电路的选择性进化冗余

提出了一种新的冗余容错电路设计方法.首先利用遗传算法生成多个功能相同但结构不同的电路,这些电路在相同的出错条件下同时出错的概率较小;然后对生成的多个电路进行选择性集成,使集成后电路尽可能有利于投票表决,从而提高容错性能.对传统的同构冗余电路与异构冗余电路的容错能力进行了理论分析和对比,并给出了冗余电路的选择策略.实验结果表明,异构冗余电路比同构冗余电路具有更好的容错特性,且选择性冗余比随机冗余更优.     

混合式可重构数字多核并行处理器平台

一种高性能、RISC-VLIW融合的多核、可重构数字媒体处理器已经从专利发明顺利形成了一个先进的数据处理器设计平台(Digital Multi-processor Platform)。研发的结果体现若干先进处理器技术的融合。(1)应用:低功耗并行运算处理覆盖数字信号处理(DSP)、数字媒体处理(DMP)和超级并行处理器(SPP)的应用扩展领域;(2)体系结构:精简指令(RISC)和超常指令字(VLIW)处理器融合于同一个可配置的平台;(3)运算能力:处理器群调用异构的通用处理器核,使用两类处理器核实例:通用处理器核(包括ALU等的通用运算)和专用处理器核(包括DDCU的用户自定义运算核);(4)可配置和可重构:硅编译器、SoC集成工具、用户自定义运算单元、多核间的和槽内的流水线、包括运算单元的现场编程;(5)设计自动化平台:专用工具用于设计、分析与验证;与商业电子自动化设计(EDA)流程接口;(6)产品模式:硅知识产权(Silicon IP)、通用处理器芯片系列(IC Series)、定制单片系统(SoC)。命名为Fusion的融合式数字多核处理器平台把数个先进处理器技术集成到一个统一的体系结构和设计环境之中...