AES快速算法的扩展指令集实现

基于Daemen等提出的AES快速算法,给出了用可配置处理器NiosII扩展指令集实现硬件加速的两种方案——基于片内存储器存储快速算法查找表的方法、用硬件逻辑电路实现S盒并计算出快速算法查找表对应元素的方法,用对前向查找表的查表操作代替了AES算法计算密集的轮变换操作.首先,将快速算法的前向查找表存放在片上内存中,并用12条扩展指令分别完成密钥扩展、轮变换和末轮操作,末轮变换所需的S盒采取对前向查找表的掩模得到;然后,对该方案进行优化以消除片上内存的占用,即推导出S盒与前向查找表的逻辑关系,并采取有限元素求逆的方法用逻辑电路实现S盒,增强了系统安全性并降低了功耗;最后,对扩展指令集和协处理器等多种实现方案进行了测试及性能对比.结果表明,相比于经过结构优化的纯软件快速AES算法,文中提出的方案在仅增加223个LE的条件下,达到了2.47倍的加速比.     

一种基于混沌的AES算法的研究

AES算法越来越多地应用到各个领域,是加密方法发展的新趋势.描述了AES加密算法,重点是对AES算法进行了改进,即用Logistic映射生成的混沌序列作为AES加密方法的初始密钥.最后用C++语言实现了混沌和AES结合的新算法并与原始AES算法进行了速度对比.     

Verilog HDL语言的AES密码算法FPGA优化实现

AES密码算法是目前广泛使用的一种加密算法。为了对AES算法进行优化,通过对密钥扩展模块重复调用,实现代码的高效利用。具体方法为在AES算法进行加解密运算时,其中所需的密钥可在其他模块执行时重复调用,即一次生成十轮密钥,通过控制模块实现轮密钥加运算。详细叙述了改进后AES算法的Verilog HDL硬件语言实现,特别是对具体实现过程中关键核心代码进行了清晰描述,经modelsim6.1f仿真验证正确后进行了FPGA硬件实现,对FPGA硬件实现进行了实验结果正确性验证。实验结果表明,优化后的AES算法在Xilinx Virtex-V FPGA上仅占用了3 531个Slice,5 522个LUT,与同类加密算法实现所需的资源数对比,在性能同等条件下占用面积更少,可满足芯片的较小面积应用需求,从而可以使得AES算法应用于目前流行的各种小面积智能卡上。     

一种AES-CCM128bit硬件加密器的优化设计

介绍了一种基于FPGA的AES-CCM 128bit硬件加密器的优化设计方法.阐述了AES(高级加密标准)算法以及CCM工作模式,分析了AES算法的轮变换结构,并提出S-hox查表结构和MixColumns(列混合运算)的VHDL语言程序设计思想.建立了ExpandedKey(密钥扩展运算)的数学模型,概括出AES算法的硬件实现方法,使得每一轮的轮变换与密钥扩展运算并行执行,以提高AES的加密速度.CCM工作模式结合了CTR与CBC-MAC工作模式,其加密明文或解密密文时都使用AES加密运算,这样解密过程就避免了繁杂的AES的直接解密运算.CCM模式下的简化加密协议,使用两个AES加密内核并行执行CTR与CBC-MAC工作模式以提高该模式下的加密解密速度.     

基于AES与ECC的混合型数字签名

本文分别对AES和ECC算法的数学模型进行了讨论.结合两种算法优点,利用AES算法对原文加密,利用ECC加密管理密钥实现数字签名,设计了一种基于AES与ECC的混合型数字签名方案.该方案拥有运算速度快、安全性高的优点,又拥有椭圆公钥体制在密钥分发方面的优点,有较的实用性.     

Rijndael加密算法的已知答案测试

详细介绍了Rijndael算法的工作原理,指出Rijndael的优缺点,说明了在AES算法征集中Rijndael算法最终获胜的原因.在完整实现Rijndael算法的基础上,采用已知答案测试,进行了可变密钥测试,可变明文测试,已知表数据测试,中间过程变量测试,验证了Rijndael算法的正确性和稳定性.RAM容量有限情况下,通过使用缓冲器计算轮密钥,几乎不出现计算负荷.图3,表2,参6.     

一种基于数据敏感度的混合型数据库加密策略

该策略首先改进了AES加密算法的密钥扩展方法Key Expansion,并根据实际需求将数据库信息划分为敏感数据、非敏感数据、敏感关键字和非敏感关键字;然后通过改进的AES算法对敏感数据进行二次嵌套加密,对敏感关键字使用改进的AES算法加密以保证数据库的安全性;使用DES算法对非敏感数据和非敏感关键字进行加密保证了数据库操作的高效性能;最后通过java语言实现了该策略的加密软件并投入实际应用.在应用中证明了该策略在安全性、高效性及易实现性方面的优势.     

基于FPGA的AES加密算法可重构设计

在信息的传输过程中,对信息进行加密处理是保证信息安全的关键。用FPGA技术实现了AES加密算法并针对算法的反馈工作模式,通过采取等效解密过程、就算法中的关键函数进行优化、实现密钥扩展与加／解密的并行进行等措施降低了算法实现的硬件复杂度,提高了数据处理速度,仿真过程验证了设计的正确性。     

基于改进AES的一次一密加密算法的实现

AES(advanced encryption standard)加密算法在分组密码领域一直有着不俗的表现,但是传统AES算法具有S盒的迭代循环周期短、轮密钥和种子密钥之间的相关性较强的缺陷。为增强AES算法的安全性,通过采用一种新的仿射变换对产生新的S盒,再利用平方剩余算法产生随机密钥流序列的方法对AES算法进行了改进。结果表明:改进后的S盒的迭代循环周期在GF(2~8)域上为256;每一次加解密运算使用的密钥都是不一样的随机密钥流序列。可见,改进后的AES算法使得明文的每一个分组都使用不同的密钥进行加密,从而使得各分组密文之间不具相关性,达到了使用固定密钥实现一次一密加密的目的,从而提高了AES加密算法的安全性。     

RSA融合AES算法的网络信息安全方法

针对网络信息的安全处理,提出一种RSA融合高级数据加密算法(AES)的加密算法.通过RSA算法配置系统密钥,降低密钥管理的复杂度.通过AES算法配合RSA密钥,完成网络信息加密.实验结果表明:RSA融合AES的加密算法充分发挥AES算法执行速度快、RSA密钥配置性能高的特点.     

基于SOPC的SVPWM波形研究

介绍一种采用SOPC技术设计的SVPWM波形发生器,在FPGA中嵌入了32位NiosⅡ软核系统,用以处理SVPWM波形的计算、输出与显示等功能.利用可编程逻辑器件的可在线编程特点和SOPC的技术优势,灵活、快捷地将所需功能模块完全集成在单片的FPGA上,使电路的硬件结构简单,具有较高的性价比.     

一种引入SM-AES算法的数据库加密方法研究

SM—AES（S-BoxModifiedAES）算法指的是引入了S盒替换方案的AES加密算法。文章使用SM—AES加密算法对数据库进行加密处理。通过替换原有AES算法中的S盒,提高AES算法抵抗密码分析攻击的能力。改进模式之后．与之前的AES的S盒对比在性能上有了较大的提升,将其应用于数据库加密系统中,改良了其非线性和差分物质特性,提高了数据库的安全性。     

基于AES和RSA的数据加密技术方案

研究目前主要的一些数据加密算法：DES,RSA以及高级加密标准（AES）的Rijn-dael算法。在比较AES算法和RSA算法基础上,结合AES算法的效率高以及RSA算法中密钥产生和管理的方便性等特点,将AES与RSA相结合提出了一种新的综合加密技术方案。     

基于SOPC的Twofish加/解密单元的设计与实现

 Twofish算法是AES加密标准的最终5个候选算法之一.以SOPC技术为基础,依据算法在不同密钥长度下的相似性,设计了一个可分时复用的Twofish加/解密处理单元.该设计以优化硬件结构为目标,在不降低原Twofish算法安全性的前提下,改进了S-boxes设计,与传统的Twofish系统相比有加密速率更快和资源消耗更少等优点.本设计采用VHDL硬件描述语言设计,采用Quartus Ⅱ8.0进行了综合与布线,并将该处理单元封装成为独立的IP核,挂接在Altera公司提供的Nios Ⅱ系统内,并最终以Altera公司的EP2C20F484C6芯片为下载目标进行验证,达到了设计要求.     

基于SOPC嵌入式系统的便携电子血压仪设计

可编程片上系统（SOPC）是Altera公司提出的一种灵活、高效的SOC解决方案。本文探讨了基于SOPC嵌入式系统理论的便携电子血压仪的设计,旨在为新的医疗产品的开发提供一种研究思路。     

基于FPGA的CORDIC算法研究

CORDIC（TheCoordinateRotationalDigitalComputer）算法是将复杂的数学函数化成简单的加法和移位操作,因此被广泛应用到数字信号处理算法的硬件实现中。基于CORDIC算法的流水线型的正／余弦运算电路具有精度高、误差小、电路结构简单等特点。     

基于双音多频技术的智能报警系统设计

介绍一种基于双音多频技术的智能报警系统的设计与实现.给出了系统的总体结构、系统各部分的硬件组成以及系统主要算法的实现.硬件设计包括红外对射电路、双音多频电路和AT89C2051单片机电路的设计.软件部分给出了防雷击算法设计、短路报警设计和断路报警设计.测试结果表明,本系统具有良好的实时性、稳定性,可以获得良好的报警效果.     

一种片上可配置安全网络适配器的设计与实现

 为了满足当前高速网络传输处理中安全性与实时性的要求,以AES-128/192/256算法为基础,设计了一种采用流水可重构技术的AES加/解密IP核,并通过SOPC技术将该IP核、Nios II处理器、网络控制器等功能模块与外围设备进行集成,实现了一个可根据具体应用资源多少与安全系数要求而灵活配置的片上网络适配器.本设计采用硬件描述语言VHDL设计,利用Quartus Ⅱ8.0进行了综合与布线,最后在DE2实验平台上进行下载测试验证.整个设计硬件结构简单、安全性高、运行速度快、灵活性强,可被广泛应用于网络信息安全领域.     

基于 WSAR-ADC的降压型 DC-DC 控制器设计

设计了一种基于加窗逐次逼近寄存器（ WSAR）模拟数字转换器（ ADC）的降压型DC-DC控制器,这种WSAR-ADC适用于数字电源系统,通过对输入电压进行加窗处理,能有效地降低芯片的复杂度;并利用蚁群算法,对该DC-DC控制器的比例积分微分（PID）参数进行了整定,使得整个系统能够稳定工作。电路使用BCD（Bipolar/CMOS/DMOS）0．5μm工艺,输入电压3．3 V,输出电压1 V,设计最大负载电流2 A,纹波小于9 mV,开关频率500 kHz。经过验证,该降压型DC-DC控制器能满足数字电源的采样需求。     

基于SOPC的嵌入式变形测量控制系统开发研究

本文介绍了一种基于SOPC嵌入式技术实现变形测量控制系统的方法,该方法利用网络传输和控制方式在简化控制、减小成本、提高可操作性方面有创新和突破,有效克服了现有控制系统的不足之处。