基于VHDL语言的HDB3编译码器的一种实现方法

针对复杂大规模可编程器件的特点，提出了一种新的HDB3编译码器的实现方法，在Quartus2.1开发软件环境下，采用硬件编程语言VHDL，实现了HDB3编译码器的设计，经过仿真验证，其功能符合HDB3编译码的要求．     

Turbo译码器低功耗设计

Turbo译码器由于其接近香农极限的优异性能而被现代通信系统所广泛使用。在实际的硬件设计中,考虑到功耗和译码延迟的存在,本文基于TD-SCDMA系统的Turbo译码器,对迭代译码性能进行了仿真,并对通过CRC校验进行找停的机制进行了仿真,对整个TD-SCDMA系统有很大的应用价值。     

CRC纠错原理及其Matlab仿真

CRC(Cyclical Redundancy Checking)循环冗余校验码是一种重要的线性分组码,通过多项式除法检测错误,是在数据通信和数据压缩中广泛应用的检错校验的循环码。本文讨论了CRC的基本原理,纠错检错方法及其算法分析,最后以(7,3)码为例对CRC实行Matlab仿真。     

基于FPGA自适应高速RS编译码器的IP核设计

针对IP核设计方法讨论了一种可动态配置编码方案的高吞吐率RS编译码器<该编译码器采用Euclid 算法实现译码,编译码过程采用流水线结构提高速率。整个设计使用VHDL语言描述，并在Xilinx公司 的Virtex系列上实现验证。     

Turbo码及其仿真研究

系统地介绍了Turbo码(并行级联卷积码)的产生背景,编译码器结构,编译码原理,译码器仿真研究和应用前景。     

基于CPLD/FPGA实现基带信号的编译码器

本文简单介绍了常用的基带传输码AMI码的编码规则,重点对AMI编码器和译码器的设计提供建模的方案,并且在ALTERA公司EDA软件Max plusII的开发设计平台下,给出了部分VHDL源程序及时序仿真波形。实验证明:可以实现基带信号的编译码器。     

基于MATLAB/SIMLINK的Turbo交织器的仿真实现

提供了在仿真Turbo编译码器时,交织器在SIMLINK下的仿真实现,描述了交织器的结构和对标准的理解特别是关于S-function的编译,给出了详细的编写思路、步骤以及具体的程序实现.指出了程序编写中一些容易出错的问题,为研究 Turbo编译码器的读者提供了一种具体的仿真实现.     

Turbo码的Simulink建模及性能测试

针对Turbo码编译码器结构复杂、仿真困难的问题,提出了一种完全基于Simulink模块的Turbo码仿真模型。编码器中,分量码采用循环系统卷积码,使分量码的奇序列与原始信息相同。译码器采用流水线译码方式,由Simulink模型库中的后验概率译码(A Posteriori Probability Decoder)模块构成,使译码过程变得直观和便捷,简化了编译码器的复杂性。通过仿真,分析了迭代次数、交织长度及不同译码算法对Turbo码性能的影响。结果表明,单比特信噪比(Eb/No)为2 dB时,误比特率(BER:Bit Error Rate)可以接近10-7;迭代次数增加到7次以后接近饱和;交织长度越大,Turbo码性能越好。     

基于FPGA的RS编译码器的实现

本文介绍了RS(112,128)编译码器的设计与实现,针对有限域乘法的代数运算规则,用FPGA设计了一种有限域乘法器结构,降低了编译码电路的复杂度,在传统译码器基础上,设计了一种新的BM迭代运算电路,并用Verilog语言实现了编译码器的各个模块功能,在现场可编程门阵列(FPGA)芯片上实现和验证了该设计结构。     

基于FPGA的BCH(23,12)码编译码器的实现

详细介绍了BCH(23,12)码的编译码方法以及实现.所实现的编译码器能对BCH(23,12)码进行正确地编码和译码,能纠正小于或等于3位的随机错误.同时,还给出了在QuartsⅡ软件平台下的仿真结果以及该编译码器的实际应用结果.     

基于外信息符号差的 LT码串行译码算法

在无线通信系统中,LT码采用置信传播（ BP ）译码算法进行译码,缺少有效的迭代控制机制。针对这一问题,首先将串行置信传播（ SBP ）算法应用于LT码的译码,极大地提高了译码收敛速度。其次,通过对LT码在加性高斯白噪声（ AWGN）信道下的外信息转移（ EXIT）曲线的分析,提出了一种基于外信息符号差的串行置信传播（ ESD-SBP ）译码算法,即根据一次完整迭代前后符号节点译码器（ SND）的外信息符号变化情况来快速判断译码收敛情况、控制迭代停止。最后对固定迭代次数、互熵算法（CE）、循环冗余校验（CRC）以及外信息符号差算法（ESD）进行了性能对比。仿真结果表明,在不降低串行译码（ SBP ）算法性能的前提下,可以有效减小迭代次数。     

Turbo／MAP编译码器中的交织器优化设计

讨论采用软输出迭代译交织级联卷积码（Ｔｕｒｂｏ码）编译码器中的交织器优化设计问题．从基于最大后验概率（ＭＡＰ）算法与迭代译码的Ｔｕｒｂｏ码编译码原理出发,给出交织器设计的一些基本方法并分析其特点;提出“保奇偶”的随机交织器设计方案,它能有效地改善某些以提高编码效率为目的的“删余截短”Ｔｕｒｂｏ码的纠错性能．通过计算机仿真得出一些Ｔｕｒｂｏ码在加性高斯白噪声信道中采用不同交织器时的误码率数据,分析了交织类型和交织深度的变化对Ｔｕｒｂｏ码纠错性能的影响．针对Ｔｕｒｂｏ码的特点提出了在卫星通信等应用中交织器设计的实用性结论．     

Viterbi译码器的FPGA设计实现与优化

在分析Viterbi译码算法基础上，采用一种新的流水结构设计Viterbi译码器的ACS模块．合理安排幸存路径的读写，采用单指针回溯算法译码输出，最终在Xilinx ISE上完成了约束长度为9的Viterbi译码器的FPGA设计．仿真实验结果表明，设计的译码器在资源消耗上有较大优势．     

基于ME算法的RS译码器的原理和FPGA实现

RS（Reed—Solomon）码是具有很强纠错能力的线性分组码,广泛应用于各种通信和存储系统中。文中设计的译码器采用修正的欧几里德算法（MEA）,并在实现中采用公共项提取算法有效地优化了乘法器,以迭代、复用等方法降低了RS码译码硬件实现的复杂度。并用Verilog-HDL语言实现了RS（255,239）码的译码器各个模块的功能。     

一种DVB-S2中低复杂度的LDPC编译码研究

针对第二代卫星数字视频广播标准（second generation satellite digital video broadcasting standard,DVB-S2）中低密度奇偶校验码（low density parity check codes,LDPC）的校验矩阵的存储结构特点,采用了改进的码字构造方法进行编码,进而用类似的方法推导出了校验矩阵,克服了仿真过程中的数据溢出现象。通过对译码算法的比较,采用了降低复杂度的最小和译码算法,并对不同码率的LDPC码的性能进行了仿真比较。从译码器的硬件实现角度考虑,提出用定点代替浮点表示,研究了译码迭代次数和译码器接收数据和译码中间变量的量化对性能的影响。仿真分析,该研究以很小的性能损失在存储量和运行时间等方面降低了译码器的硬件实现复杂度,进而降低了整个无线接收系统的延时和功耗,为硬件实现提供了理论依据。     

基于FPGA的RS译码器的设计与实现

采用改进型Berlekamp_Massey（RiBM）算法设计并实现了基于FPGA的符合DRM_DCP接口协议的RS（255,207）译码器,可实现对每个码字（255个码元）中不多于24个码元的错误进行纠正。此外,介绍了设计中所采用的一种层次化数字信号处理IP的设计流程,可有效的提高设计和验证的效率。     

面向中国DTTB标准的多码率LDPC译码器

为了简化中国数字电视地面广播(DTTB)标准的信道解码,提出了一种三码率合一的准循环低密度奇偶校验(QC-LDPC)译码器,利用了3种码率QC-LDPC码的结构和参数特点。该译码器采用简化的译码流程、新颖的多码率复用模式和半并行的译码结构,已成功应用于符合中国DTTB标准的接收机芯片设计。仿真和测试结果表明,该译码器在加性白色G auss噪声信道下的误码性能与单码率译码器误码性能相当。硬件实现结果表明,该译码器的资源利用率远远超过了传统的单码率译码器。该译码器结构适用于各种QC-LDPC译码器的简化设计。     

循环纠错码的VHDL语言实现

探讨了循环纠错码编译码器的VHDL语言的FPGA实现.用语言描述实现的循环纠错编和译码器比用硬件电路实现后再下载到可编程电路的方法有更强的适应性.对于(n,k)循环纠错码,只要确定了n和k的值就可以按此方法实现设计.     

STEP-NC仿真系统研究

为满足STEP-NC数控系统研究的需要,提出基于STEP-NC仿真系统的方案.该系统采用模块化设计,译码器由解析模块、建模模块和路径规划模块构成,根据STEPNC程序特点完成程序解析、加工类库模型建立和刀具路径规划功能,其他模块完成实时加工仿真功能.作为独立模块的译码器,其数据接口用于仿真系统与实际数控系统进行数据交换,其路径信息接口设计为直线和圆弧两种单元类型,作为仿真和加工的计算依据.仿真和加工实验证明该仿真系统运行正确,说明基于STEP-NC仿真系统及译码器可以作为独立的功能模块嵌入数控系统.     

喷泉码结构设计

设计喷泉码编译码器的结构，有效解决组播传输中的“反馈风暴”问题。