数字钟的广播自动调校

以单片机为核心,读出即时时钟芯片中的时间数据,构成典型的数字时钟;利用锁相环技术,将广播电台的对时信号分离出来,供单片机自动调校数字钟表的走时.     

用Matlab分析高速数据传输中的时钟抖动

提出了一种分析高速数据传输中时钟抖动的解决方案——Matlab方法．分析了高速数据通讯中时钟抖动产生的原因及对通信系统的影响，介绍了用TDS7000系列数字荧光示波器和Matlab捕获信号数据并随后对不归零制(NRZ)时钟信号进行简单抖动分析的方法，完成了高速数据通信中的时钟信号的采集以及时钟抖动的鉴定和分析．试验验证，本方法大大提高了抖动鉴定工作的精度和效率．     

SOC设计中多bits数据跨时钟域的解决方法

在SOC(System On Chip)设计中,随着数字系统复杂性的提高,系统芯片中集成了越来越多的模块,这些模块通常工作在不同的时钟频率下.各控制器或者模块之间进行数据访问时,需要在将多bits数据同步到不同的时钟下.从跨时钟域时异步信号带来的亚稳态问题及其造成的影响,提出了包括握手信号和FIFO等针对不同的异步信号传输进行不同的跨时钟设计.     

数字中继接口同步性能分析

分析了数字网中产生滑动的３方面原因，即传输系统的工作环境不稳定；失去时钟控制；网路节点的时钟偏差。通过对一种高集成数字中继接口结构的分析，指出数字中继呼损过高的原因之一是由于时钟倍频电路的性能不稳定，即传输系统的工作环境不稳定，从而导致交换系统时钟与传输系统时钟的不同步。为此本文提出了解决该问题的两种方法，且能满足电话业务的滑动率指标的要求     

一种基于FPGA精确位同步的设计与实现

详细介绍了如何在FPGA中利用VHDL语言实现数字锁相环,以便从位流数据中恢复出位时钟,以保证数据的正确解调。     

时钟性能指标测试及评价

以湖南省数字同步网时钟性能指标测试为例，介绍了关于时钟性能中几项重要的测试项目及测试方法，以及对部分测试结果的分析、探讨。     

异步时钟域信号同步的实现

随着数字电子系统设计的快速发展,FPGA(现场可编程门阵列)在一些实际应用系统中通常包含有多个不同时钟,而系统功能实现的前提就是要完成数据在多个不同的时钟域之间进行传输,通常会产生亚稳态危害,为了较小亚稳态风险,本文分析了在跨时钟域时系统可能出现的亚稳态问题,提出了在FPGA工程设计中实现不同时钟域间的数据同步方法,对异步FIFO缓存法做了重点介绍.读写地址指针均采用了格雷码的形式,格雷码的特点是的相邻元之间每一次只有一位数据发生变化,所以系统的亚稳态风险会减小,通过Modelsim软件的仿真,验证了异步FIFO的应用可以有效的解决数据的跨时钟域传输问题.     

同步数字集成电路设计中的时钟树分析

研究了同步数字系统的组成和时钟偏移,并结合一个数字集成电路8051的时钟树设计实例,介绍了时钟树的经验结构和设计方法流程.比较了采用Synopsys公司的布局布线工具实现的自动时钟树分析与指定结构时钟树分析,证明结构恰当的时钟树能得到比自动时钟树分析更好的结果.     

基于单片机数字时钟系统的设计

本文介绍了基于单片机的数字时钟系统。系统采用24小时时间显示方式，具有时间调整及显示、秒表、整点报时等功能。该数字时钟能连续、稳定的工作，同时还具有低成本、体积小、功耗低、结构简单、使用方便等特点。     

应用于CDR电路的DPLL设计与实现

数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用,利用DPLL可以从串行位流数据中恢复出接收位同步时钟。时钟数据恢复(CDR)电路是同步光纤系统中的核心部件,性能优越的锁相环电路对CDR电路的实现有着极其关键的作用。本文介绍了一种全数字化CDR电路的设计。仿真和实验测试结果表明,该CDR电路可以对相位变化快速同步,尤其对突发数据的时钟恢复,相位抖动的消除有效。     

基于增量调制的CMX639及其应用

CMX639是一种单片全双工增量调制解调器(CVSD)芯片，它将输入，输出滤波器，编、解码器，时钟发生器和逻辑控制电路集成在一起。该芯片用线性双极性与集成注入逻辑兼容的集成电路制造工艺制成，采用双积分增量调制技术，具有四种可编程工作模式，两种可选择压扩算法，从而使电路设计大为简化，电路的工作可靠性，稳定性显著提高，成本大为降低。可在用户线电路,手机，多路传输系统及保密电路中应用。     

数字网端口与调制器的连接及常见故障处理研究

结合金融、保险行业的实际应用,介绍数字数据网端口连接中调制解调器同步时钟选择方式、DDN端口的时钟设置和常见问题的解决方法,为相关连接提供了借鉴。     

基于FPGA的双边沿触发实现

数字系统的时钟树走线最长,连接器件最多。单边沿触发的数字系统冗余的时钟边沿跳变必带来不容忽视的功率浪费。针对FPGA/CPLD中触发器均是单边沿触发的特点,用延时法、单稳态触发器法与采样法对时钟进行倍频处理,实现了系统的双边沿触发。在同样的时钟触发下,系统功耗大大降低,且系统数据处理速度提升一倍。     

统计预测法与同步数字系列基群时钟同步恢复

同步数字系列 ( SDH)指针调整给支路时钟带来了幅度很大的低频抖动 ,一般的时钟同步恢复方法 (如简单的模拟或数字锁相环 )已无法将其滤除 ,为恢复 SDH中基群时钟同步 ,提出了一种新的全数字化方法——统计预测法。该方法通过对一个统计周期内欲平滑时钟与参考时钟的差异的统计 ,在下一个周期内预测出支路时钟。从该方法的原理、抖动性能的分析以及给出的计算仿真结果和实验测试结果可知 ,该方法可以有效地平滑由于指针调整和码速调整产生的很大的相位跃变 ,恢复的时钟抖动很小 ,有很好的抖动转移特性和很大的捕捉范围 ,且不需要锁相环 ,系统便于集成 ,有利于设备的小型化。     

FPGA内部时钟系统间的FIFO数据接口

在现场可编程逻辑芯片的设计过程中，不同模块之间的数据接口，尤其是不同时钟系统的各个模块之间的数据接口是系统设计的一个关键．用异步FIFO模块来实现接口，接口双方都在自己时钟的同步下进行工作，它们之间不需要互相握手，只需跟接口FIFO模块进行交互就可以了，即向接口FIFO模块中写入数据或从FIFO模块中读出数据．用这样一个缓冲FIFO模块实现FPGA内部不同时钟系统之间的数据接口，使设计变得非常简单和容易．所用的FIFO接口是XILINX公司提供的IP核，经过充分测试和优化，系统运行稳定，占用的FPGA内部资源也非常少。     

基于VHDL的多功能数字闹钟设计

针对多功能数字闹钟的设计提出了三种可行性设计方案,并对这些方案的优缺点进行了比较论证,在充分考虑各种方案优缺点的前提下,选择利用FPGA芯片来设计多功能数字闹钟.本设计选用可编程器件FPGA采用硬件描述语言VHDL按照自顶向下的设计方法设计了数字闹钟的各个模块,并对各个功能模块进行了软件仿真.     

高锁定范围半盲型过采样时钟数据恢复电路设计

采用标准0.18 μm CMOS工艺,设计了一种高锁定范围的半盲型过采样时钟数据恢复电路.该时钟数据恢复电路（Clock and Data Recovery,CDR）主要由鉴频器（Frequency detector,FD）、多路平行过采样电路、10位数模转换器（Digital To Analog Converter,DAC）、低通滤波器（Low Pass Filter,LPF）、多相位压控振荡器（Voltage Controlled Oscillator,VCO）等构成.该CDR电路采用模数混合设计方法,并提出了基于双环结构实现对采样时钟先粗调后微调的方法,并且在细调过程中提出了加权调相的方法缩短采样时间.仿真结果表明,该CDR电路能恢复1.25～4.00 Gbps之间的伪随机数据电路,锁定时间为2.1 μs,VCO输出的抖动为47.12 ps.     

同步数字集成电路设计中的时钟树分析

时钟树的设计是同步数字集成电路设计中的一个重要部分,对系统的性能和可靠性有很大影响．文中介绍了同步数字系统的组成和时钟偏移的定义,提出了一种时钟树结构的设计方法,基于该方法用布局布线工具Astro对一个8051芯片进行了自动时钟树分析和指定结构的时钟树分析．结果表明,用文中方法设计时钟树结构能得到比自动时钟树分析更好的效果．文中还给出了设计中门控时钟问题的解决方法。