快速傅里叶变换(FFT)的ASIC实现及现场可编辑门阵列(FPGA)验证

通过对FFT(fast fourier transformation),即快速傅里叶变换的一般算法的研究对比,确定合理可行的基2方法处理1024点FFT。在ASIC(application specific integrated circuit)专用集成电路上实现FFT硬件模块,并将该模块在FPGA(field programmable gate array)上进行原型验证。采用级联结构设计FFT模块,在尽量减小资源消耗的同时,提高FFT的运算速度。设计采用两组四个深度为256的双口RAM,乒乓结构处理,完成整个运算仅用了1 320个周期。最后用Xilinx公司的Vertex7-XC7VX690T芯片做FPGA原型验证,在时钟频率为50 MHz时,完成1 024点FFT仅用了26.2μs。     

超高速FFT处理器的研究

提出了在现场可编程门阵列(FPGA)上实现512点基-8快速傅里叶变换(FFT)算法的设计方案.方案采用了单芯片超高速的FFT处理器结构,满足了实时信号的处理要求.通过采用基-8算法、流水线结构以及32位的浮点数据,提高了FFT的运算速度并减少了FPGA内部的资源占用.本设计方案在100MHz的时钟下,完成了512点基-8 FFT运算需要,满足了高速数字信号处理的要求.     

一种雷达信号侦察处理器的设计与实现

研究一种基于FFT/IFFT、全FPGA实现、环形结构的电子战数字接收机信号处理器.该处理器由4片FPGA分别实现高速数据传输接口、FFT/IFFT运算及信号的时/频域检测,FPGA以分布式、多总线、并行、流水方式工作.可检测最多4个同时到达的脉冲雷达信号的载波频率及脉冲描述字等参数,当采用256 K(1 K=1024)点的FFT变换3、2 K点的IFFT变换时,检测出4个信号的典型用时约20 ms.由一块板卡完成了数据的接收、运算和时频域信号检测等工作.     

一种EW接收机信号处理系统的设计与实现方法

设计了一种基于FFT/IFFT、全FPGA实现、环形结构的电子战数字接收机信号处理系统,它由4片FPGA分别实现高速数据传输接口、FFT/IFFT运算及信号的时/频域检测。该系统可完成1~1024 K点的FFT运算及1~64 K点的IFFT运算,可检测出4个同时到达的脉冲雷达信号的脉冲描述字参数。系统中FPGA以分布式、多总线、并行、流水方式工作,当采用256 K点的FFT变换3、2 K点的IFFT变换时,检测出4个信号的典型用时约20 ms。     

可变2n点流水线FFT处理器的设计与实现

设计一种可以连续计算N点复数序列傅里叶变换(FFT)的流水线结构处理器,其序列长度N(为2的幂)可变.流水线结构由乒乓存储器将基本运算模块级联而成,对输入数据的顺序以及流水运算的级数加以控制便可计算不同长度序列FFT.给出了由序列长度控制输入数据倒序、旋转因子寻址以及数据输出的实现方法.数据采用块浮点表示,提高了运算精度.用硬件描述语言VHDL在寄存器传输级(RTL级)进行描述,并在单片FPGA上实现.该芯片可工作在80 MHz,连续计算时,处理长度为1 024点的序列仅需12.8 μs.     

GPS软件接收机捕获算法的FPGA仿真

探讨了GPS软件接收机的前端采集数据结构、C/A码捕获算法原理、Virtex2p开发板原理.为了能在FPGA(可编程门阵列)上实现GPS信号并行捕获算法,采用了补零计算来弥补算法中采样点不基于2N的不足,并且在Simulink环境下运用基于FPGA的应用软件SystemGenerator进行了补零后的并行捕获算法的FFT模块、虚数乘法模块、平方模块等搭建编程.同时采用了Matlab中的M文件将采样数据仿真成模拟信号导入完成仿真实验,并将仿真结果与Matlab结果进行了相应的比较和分析,得到与Matlab结果同样的捕获频率.虽由于补零引起小于1个码元(16个采样点)的采样点误差,但不影响捕获结果,证实了System Generator在FPGA实现捕获算法可行性.     

FPGA实现流水线结构的FFT处理器

针对高速实时信号处理的要求,介绍了用现场可编程逻辑阵列(FPGA)实现的一种流水线结构的FFT处理器方案.该FFT处理器能够对信号进行实时频谱分析,最高工作频率达到75 MHz.通过对采样数据进行加窗处理来减少了频谱泄漏产生的误差.为了提高FFT工作频率和节省FPGA资源,采用了由1 024点复数FFT计算2048点实数FFT的算法.此外还介绍了一种计算复数模值的近似算法.     

高吞吐率可配置FFT处理器IP核的设计与VLSI实现

针对一种新型的OFDM系统算法,设计了一款具有高吞吐率可配置的FFT处理器IP核.在现有算法的基础上,提出了一种优化的设计架构,并对各个功能模块特别是存储单元、复数乘法器和控制逻辑进行了优化设计.通过基于Verilog HDL的参数化模块设计和模块复用技术,最大限度地提高数据吞吐率,实现了FFT处理器点数的可配置功能.Vertex-Ⅱ Pro FPGA验证结果表明,对于256点定点16位符号数复数FFT运算,该FFT处理器最高工作频率为106 MHz,系统数据吞吐率达到了51.3 MS/s,延时仅为255个时钟周期.     

基于码部分相关性的GPS信号捕获算法

为提高GPS信号的捕获速度,减少捕获时间,从C/A码的部分相关性出发,提出一种基于1024点FFT的码相位捕获算法.将输入数据按1024点进行分段,对每段1024点分别采用FFT算法进行捕获.仿真结果表明,该算法既保证了码相捕获精度,又有效降低了计算量,提高了捕获速度.可以利用现有的1024点FFT核完成设计,对系统硬件要求较低.该算法对GLONASS、GALILEO、北斗导航系统的信号捕获也具有很好的借鉴作用.     

基于AMBA总线的雷达信号处理IP的设计与实现

针对实现片上雷达的关键技术--基于标准片内总线的IP设计与复用,研究并设计实现了符合AMBA2.0 AHB Lite协议的用于数字下变频和数字脉冲压缩处理雷达信号处理IP.介绍了IP的总体结构和各子模块的设计,并使用ARM Versatile平台进行了原型验证.验证结果表明,协议实现正确,可以在73.31μs和15.84μs内分别完成1024点和256点数字脉冲压缩,脉压结果以块浮点格式或32bit标准IEEE754浮点格式输出.该技术可用于快速构建高速雷达信号处理系统芯片.     

基于近似核FFT快速测频算法的FPGA实现

通过理论分析高阶近似核FFT和基2 DIF-FFT的结构,实现了基于64点近似核DFT的快速算法。算法基于基2 DIF-FFT的结构,通过蝶形运算和分解算法有效的减少了运算量,提高了低阶FFT的动态范围,易于硬件实现。理论分析和FPGA硬件实验结果验证了算法的有效性。     

基于PCO+FFT的B1C导航信号捕获算法

为了对采用BOC调制的B1C导航信号进行捕获,提出了基于PCO+FFT的导航信号捕获算法。首先,在深入分析B1C信号特点的基础上,对分段长度和FFT点数进行选择;其次,从相干积分增益、非相关积分增益、多普勒测频范围与测频分辨率、检测概率等几个方面对该算法进行了深入地推导;再次,给出基于新算法的FPGA实现方案;最后,通过仿真验证算法的有效性。在FPGA硬件平台上进行实测的结果显示了方案的正确性。将副载波剥离的方式以及基于状态机的控制核心的实现思路可为导航信号捕获算法的改进提供参考。     

高速浮点FFT处理器的FPGA实现

介绍了一种基于FPGA的1024点自定义24位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。采用流水的方式提高了系统的处理速度,使计算与存储器读/写等操作协调一致;浮点算法使得系统具有较高的处理精度。该设计方法可以广泛应用于高速数字信号处理领域。     

定点FFT在TS201上的高效实现

针对美国模拟器件公司(ADI)推出的ADSP-TS201内部的DRAM存储器不适合标准结构快速傅里叶变换(FFT)对随机读写存储器要求的问题,采用SingLeton结构FFT,并给出了采用该结构FFT的程序流程,选择TS201内部适合定点FFT实现的汇编指令,通过合理安排指令并行和软件流水,在TS201上对定点FFT进行了高效实现.实例验证结果表明,完成32 K点FFT只需要0.46 ms,可用于GPS系统P码直捕的快速实现.     

Highly configurable floating-point FFT IP Core with reusing method

A highly configurable fast Fourier transform intellectual property core (FFT IP core) that can be mounted on Avalon bus of Nios II processor is designed in this paper, by the means of custombuilt components in SOPC Builder. Not only the data number can be configured to 2n and the data width can be configured as integer or floating-point number of 32 bits, but also the number of inner butterfly units is configurable, which can effectively resolve the contradiction between speed and hardware resource occupancy. The IP core is designed by butterfly computing elements of a mixed radix-4 and radix-2 algorithm and applies the inplace addressing scheme and reusing method to reduce hard-ware resources consumption. Functional simulation by Quartus Ⅱplatform proves that the results calculated by FFT IP core are ac-cordant with the Matlab results. Hardware test on DE2 development board by timestamp timer demonstrates that the FFT IP core costs only 34.8 μs to achieve FFT of 512 sampled data with precision of 32-bit floating point. It is demonstrated that the IP core has the advantages of feasible configuration, easy use, and high precision.     

提高FFT和谱分析速度及精度的方法

FFT(快速傅里叶变换)是频谱分析的核心。本文讨论提高FFT速度和精度的方法,以此为基础实现的频谱分析,其速度和精度均达到很高指标。其中频谱幅值误差小于1％,1024点复数FFT时间小于250ms,32段谱分析时间仅需5s。     

一种高精度的扩频信号多普勒估计方法

在分析BPSK扩频接收机基带信号特性的基础上,提出两项对Rife算法的改进,及利用改进的Rife算法与DFT系数分析相结合的多普勒频率估计方法.该方法在串行伪码搜索,FFT并行分析扩频信号的多普勒流程的基础上,增加对DFT的插值和相位分析,实现了一种提高多普勒估计精度的算法.附加的处理计算量小、复杂度低,易于硬件实现.     

基于CPLD实现可扩展(I)FFT处理器的设计

提出了基于CPLD(复杂可编程逻辑器件)实现傅立叶变换点数可灵活扩展的高速FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、读/写RAM地址规律、补码实现短点数FFT阵列处理结构以及补码实现CORDIC(坐标旋转数字计算机)算法的流水线结构等,输入数据速率为20 MHz时,1024点FFT运算时间约为50 us.