一种并行结构有符号乘累加器的设计

本文采用补码分布式算法,简化了有符号数、无符号数以及混合符号数的乘加减运算,通过改进累加器树结构、全加器逻辑电路,设计了一种新型乘累加器结构。通过Altera公司的EP1C3T144C8实现了该乘累加器6个9位有符号操作数的乘累加运算的功能和时序仿真,结果证明了该算法的有效性。该设计解决了常规DA分布式算法系数不能更新和占用大量RAM资源的缺点,可以应用到数字滤波器设计中,也可以作为快速的运算单元应用到DSP数字信号处理器中。     

JPEG编码算法的DSP优化实现

文章介绍 JPEG编码的 DSP实现 ,且着重讨论 DCT快速算法和 DCT系数量化的快速实现 ,将 8点 DCT分解为蝶形运算和乘法累加运算两级结构 ,利用 DSP的乘法累加指令和双字加 /减法指令快速实现 DCT。用小数乘法运算代替 DCT系数量化的除法运算 ,快速实现了量化操作 ,JPEG算法用汇编语言编程实现 ,编译后的可执行代码仅 2 k字     

基于冗余算法和跳跃式结构的54位乘法器的研究

为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wallace树结构,采用0.25μmCMOS工艺,实现了54×54位全定制乘法器,其乘法延时为4.3 ns,芯片面积为1.38 mm2,50MHz频率下的动态功耗仅为47.2 mW.模拟验证表明,与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比,该乘法器的乘法延时减少了23%,功耗降低了17%,面积减少了20%.     

MP3解码在数字信号处理芯片上的并行实现

由于MP3解码算法比较复杂,其中大多数运算是32位的运算,但是一些数字信号处理(DSP)芯片只支持16位的定点运算.为了在支持16位定点并行运算的数字信号处理(DSP)芯片上并行实现MP3解码程序,通过研究MP3定点解码程序中的运算特点和常用的支持16位定点并行运算的数字信号处理(DSP)芯片的特点,提出了MP3解码程序中32位的加法、减法和乘法运算在支持16位运算的DSP上的并行实现方法.实验表明,该算法充分利用了DSP芯片的并行功能,解码效果与参考C代码解码效果一致.     

四则运算学习指南

一、知识梳理1.加、减、乘、除法的意义和各部分关系。(1)加法。意义:把两个数合并成一个数的运算。各部分关系:和=加数+加数,加数=和-另一个加数。(2)减法。意义:已知两个加数的和与其中一个加数,求另一个加数的运算。各部分关系:差=被减数-减数,减数=被减数-差,被减数=减数+差。(3)乘法。意义:求几个相同加数的和的简便运算。各部分关系:积=因数×因数,因数=积÷另一个因数。     

基于TMS320C5409的三相交流电参数测量系统的设计

TMS320VC54x是TI公司推出的高性能、低功耗和软硬件资源丰富的DSP芯片系列,主要面向密集型的数值运算,包括乘法·累加、数字滤波和快速傅里叶变换等,现已广泛应用于通信、测量等许多领域。本文介绍基于TMS320CS409的交流电参数测量系统的测量原理、算法及系统硬件设计。     

二进制扩域中基于优化正规基的乘法算法及其应用

椭圆曲线密码系统高速实现的关键是点的数乘与加法,实现点的数乘与加法要在基域中做大量的算术运算,其中最耗时的是域元素的乘法。本文给出了一类有限域GF(2m)中乘法的快速实现方法,该方法简单,高效,容易硬件实现。     

一种高性能可扩展双域模乘器的研究与设计

在原始蒙哥马利模乘算法基础上提出一种双域统一的蒙哥马利模乘算法.根据该算法设计了一种高性能可扩展双域模乘单元电路,以支持蒙哥马利模乘运算的加速计算.该模乘单元电路采用以高基数为处理字长,并使用多处理单元流水计算的方法,来实现高效快速的模乘计算,具有高度的可扩展性和可配置性,支持双域任意位宽的模乘运算.在0.18μm CMOS工艺下,对模乘单元电路性能和面积进行评估表明,面积为166×103门,完成1 024bit的模乘运算仅需1.3μs.     

FIR滤波器的设计

本文设计了一个32阶线性相位FIR滤波器,采用分布式算法原理,在FPGA进行了实现。采用查找表来实现乘累加单元,将乘法运算转换为查表操作,提升处理速度。最后进行了硬件仿真,结果证明这一方法是可行且高效的。     

32×32高性能乘法器的全定制设计

编写Verilog程序对32×32高性能乘法器的结构算法进行验证.为提高乘法器的性能,采用CSA和4-2压缩器相结合的改进Wallace树结构进行部分积压缩;采用速度快、面积小的传输门逻辑设计Booth2编码电路和压缩电路;运用欧拉路径法设计优化部分积产生电路;采用基4 Kogge-Stone树算法基于启发式欧拉路径法设计优化64位超前进位加法器.该乘法器全定制设计采用SMIC0.18μm 1P4M CMOS工艺,版图面积0.179 41mm2,在大量测试码中最坏情况完成一次乘法运算时间为3.252 ns.