基于FPGA的全数字锁相环性能改进的设计

简单介绍了全数字锁相环(ADPLL)的工作原理,详细论述了一种可增大全数字锁相环同步范围的数控振荡器的设计方法,并给出了部分VHDL设计程序代码和仿真波形.在此数控振荡器的设计中引入了翻转触发器的概念,并通过改变翻转触发器的动作特点,使得数控振荡器的输出频率提高,以达到增大全数字锁相环同步范围的目的.     

单相锁相环基于DSP的数字实现

介绍了模拟锁相环的基本原理,基于目前普遍的数字控制系统的应用,模仿三相系统锁相环的实现方法,推导出单相锁相环的数字实现方法,并通过仿真研究验证了该实现方法的正确性。     

一种改进的一阶数字锁相环(简报)

锁相环(PLL)在电子通信中得到了广泛的应用,并已成为频率合成、调制解调等领域的关键技术.随着近年来数字通信的兴起和集成电路的发展,数字锁相环(DPLL)正以其数字化、集成化和高频率的优势得到越来越广泛的应用.本文在对传统的一阶数字锁相环分析的基础上,提出了一种更为灵活的一阶数字锁相环的实现方法,并提高了性能,且易于用FPGA实现.最后,本文列举了该数字锁相环在上海市科委重点项目"微机电系统一微带天线与中继系统"中的应用,并收到了理想的效果.     

应用于全数字锁相环的动态器件匹配与低功耗鉴相技术

提出了应用于全数字锁相环的改进的动态器件匹配技术和低功耗鉴相技术.利用低功耗鉴相技术简化了传统的全数字锁相环的鉴相原理,发明出一种新型的数字鉴相器,降低了数字电路实现的复杂性,降低了功耗;同时,本文所述的应用于全数字锁相环的动态器件匹配技术,降低了电容的工艺偏差对锁相环输出调谐曲线的不利影响,优化了锁相环的性能.该全数字锁相环采用TSMC 0.13μm CMOS工艺进行设计,仿真结果表明,本文所述的低功耗鉴相器功能正确,可使全数字锁相环正确地锁定在2.4～5.2GHz,本文所述的基于改进算法的芯片中鉴相器部分具有传统架构鉴相器53.2%的功耗与66.5%的芯片面积.测试结果表明,动态器件匹配技术使振荡器的输出调谐曲线(本文指输出频率与DCO调制字码值的曲线关系)更加接近理想情况.     

快速高精度BPSK信号载波相位同步算法

提出了一种离散Fourier变换(DFT)和数字锁相环(DPLL)联合的二相相移键控(BPSK)信号载波相位同步算法.该算法采用平方运算和DFT对BPSK信号进行频率粗估计,通过设计数字锁相环快捕带宽,保证频率粗估计作初始频点的数字锁相环直接工作在快捕状态.数字锁相环经过约1个频率周期锁定,提供满足解调性能的精确同步载波信号.仿真表明,算法满足快速高精度载波同步要求,且避免了传统的锁频和锁相环联合算法锁定时间过长的问题.采用全数字结构,算法易于数字信号处理器(DSP)等数字芯片实现.     

基于数字锁相环控制的硅微陀螺仪驱动模态分析与实验

为了有效控制硅微陀螺仪的驱动模态,采用基于数字锁相环的相位控制方案对驱动信号振动频率进行跟踪控制.首先,分析了硅微陀螺仪驱动模态的特点,提出了一种数字锁相环控制驱动信号频率的方法;其次,阐述了基于锁相环的硅微陀螺仪驱动模态闭环控制原理,并分析了锁相环频率控制的稳定性;然后,对锁相环控制的驱动模态频率变化和跟踪情况进行了仿真,验证了驱动频率动态跟踪特性;最后,设计了一种基于锁相环的FPGA数字电路控制方案,并制作成实际电路,同时,对硅微陀螺仪驱动模态的开环谐振频率驱动和闭环频率驱动进行了对比实验.结果表明,当温度在-40～60℃内变化时,该控制方案能够保证驱动频率时刻跟踪驱动模态谐振频率的变化,且跟踪相对误差为2.5×10-5.     

一种基于FPGA的曼彻斯特编译码电路设计

运用VHDL硬件描述语言以及Max-plus软件平台,采用超前滞后型全数字锁相环提取位同步时钟的方法,设计了一种基于全数字锁相环的曼彻斯特编译码电路,给出了详细的设计过程和波形仿真,并在GW48-CK实验平台上进行了下载验证.     

基于Simulink的数字锁相环调频器研究与设计

现代通信系统,广泛地将锁相环应用在调频和解调技术上.鉴相器、环路低通滤波器、压控振荡器构成锁相环的主体.本文运用Matlab提供的Simulink仿真平台,直观地搭建出数字锁相环调频和解调器仿真图,验证了数字锁相系统的闭环信号跟踪特性.     

一种DPLL的FPGA实现及其特性仿真

基于VHDL语言设计了一种面向声波定位的数字锁相环。介绍了数字锁相环路主要模块的结构,利用FPGA实现了这种数字锁相环。通过理论与仿真分析的方法对其性能进行了研究,其技术参数符合声波多普勒频率偏测量要求。     

电荷泵锁相环系统级功耗估计

功耗问题是制约集成电路设计的一个重要因素.分析了CMOS集成电路中功耗的来源,集成电路设计中功耗设计的目的,估算方法和功耗模型.研究模拟集成电路的特点和相应的功耗估计方法.针对采用环形振荡器的电荷泵锁相环,研究电荷泵锁相环的组成,各模块的工作原理及对功耗的贡献,提出了电荷泵锁相环系统级功耗估计模型.与实际测量结果相比,相对误差小于22%.该模型易于植入集成电路设计工具,可以对锁相环系统级设计提供功耗方面的参考,提高集成电路的设计质量.     

4mm速调管数字锁相稳频源

本文对一种采用数字鉴相鉴频器的毫米波锁相环路进行了理论分析，给出三阶环路的基本关系式和稳定性判据．计算出４ｍｍ速调管振荡器锁相环路的参数并讨论了数字鉴相鉴频器的特性．实验表明该环路容易入锁且很稳定可靠．     

一种双环锁相频率合成器的研究

频率合成器对现代雷达性能有着重要的影响,文章介绍了一种S波段数字锁相频率合成器的实现,该合成器采用了主辅环双环锁相设计,降低了环路等效分频系数,有效解决了合成器相位噪声、频谱纯度、宽频带和微型化等综合性问题,成本低廉,综合性能优良;文章对主、辅环路相位噪声进行了分析、计算;最后给出了研究结果.该合成器已应用于现代多普勒雷达系统.     

小数分频锁相环的杂散分析

利用小数分频锁相环进行频率合成可以在不降低参考信号频率的前提下，提高输出信号频率分辨率，从而提高系统的频率转换速度。小数杂散是小数分频锁相频率合成中的主要问题，目前尚未见到对它进行的详细分析，详细分析了小数分频杂散产生的机理及它的影响，并提出了消除小数杂数的方法。     

智能模数控制型全数字锁相环的研究

由K模可逆计数器构成的传统数字锁相环可简单实现,但存在缩短捕获时间与减小同步误差之间的矛盾,而且获得的频带宽度较窄,因此设计了一种智能模数控制型全数字锁相环.其能够根据环路工作的不同阶段自动调整K值的大小,进而缩短捕获时间和减小同步误差.采用一个特殊的鉴频锁存器控制分频器的系数,能够调整环路的中心频率和扩宽频带宽度.     

用于未记录CD-R光盘的二级高精度主轴恒线速控制方法

为了解决CD-R盘片测试仪中,对未记录CD-R盘的高精度主轴恒线速控制问题,提出了一种基于数字P ID(比例积分微分)和锁相环的二级高精度主轴恒线速控制方法。该方法用从CD-R盘上读取的摆动时钟信号作为控制反馈量,结合了数字P ID的快速性和锁相环的高精度,使用数字P ID控制光盘主轴电机快速接近一倍恒线速,之后切入锁相环实现高精度恒线速控制。对二级高精度主轴恒线速控制方法进行了研究,合理选择了控制参数。仿真和实验结果表明,系统调整时间优于0.2 s,控制精度优于0.03%,完全可以满足CD-R盘片测试仪的需要。     

数字锁相环与滤波技术在PWM整流器中的应用

三相电压型SVPWM整流器可采用基于MATLAB和FPGA的VHS-ADC高速数字信号处理平台建模,但建模时,三相静止坐标系到两相同步旋转坐标系的Park变换和两相旋转坐标系到两相静止坐标系的变换初相位不定,使变换不能顺利实现,另外,电网电压、电流采集时存在噪声,影响了系统稳定性。在常规的三相电压型SVPWM整流器模型基础上,增加数字锁相环以跟踪电网电压的相位和频率,增加FIR数字滤波器对信号进行处理,减少干扰。在VHS-ADC平台上设计了电压外环PI环节、电流内环PI环节和坐标变换模型。通过小功率实验,三相电压型SVPWM控制系统运行稳定,验证了数字锁相环和FIR数字滤波器应用于三相电压型SVPWM整流器的可行性。     

锁相环路工作原理

锁相环路PLL是一个能够跟踪输入信号位相变化,以消除频率误差为目的的闭环自动控制系统,锁相环路PLL主要由鉴相器PD、环路滤波器LF和压控振荡器VCO组成,工作原理主要是频率牵引和位相锁定。PLL在无线电技术的许多领域,如调制与解调、频率合成、数字同步系统等方面得到了广泛的应用,已经成为现代模拟与数字通信系统中不可缺少的基本部件。     

锁相环与锁频环在数字Costas环中的应用

基于锁相环和锁频环的模型,研究了由两者构成的数字Costas环结构和性能.首先介绍了传统的数字Costas环模型,接着给出了鉴相器、二阶环路滤波器和三阶环路滤波器的结构,在此基础上分析了基于锁频环的数字Costas模型,实现了扩大Costas环的跟踪范围和提高跟踪精度的目的,最后给出了仿真结果,分析了两种环路单独和相结合后的应用和特点.     

数字通信接收机中载波同步的一种算法

提出数字通信接收机中,由2DPSK调制信号还原基带信号,解决好收发载波同步的一种算法.对中频信号(2DPSK)直接采样后,在DSP(数字信号处理器)中用软件完成正交数字下变频,并从产生的信号中估计出收发载波的频差,并经卡尔曼滤波后再结合数字锁相环可还原基带信号,较好地解决载波同步问题,达到载频捕获范围宽、同步跟踪速度快、环路噪声小的特点.