0.1-1.2GHz宽带巴伦低噪声放大器设计

提出了一种可用于0.1-1.2 GHz射频接收机前端的宽带巴伦低噪声放大器(Balun-LNA).采用噪声抵消技术,输入匹配网络的沟道热噪声和闪烁噪声在输出端被抵消,在宽带内可同时实现良好的输入匹配和低噪声性能.通过分别在输入匹配级内增加共源放大器,在噪声抵消级内增加共源共栅放大器实现单端转差分功能.电路采用电流复用技术降低系统功耗.设计基于TSMC 0.18 μm CMOS工艺,LNA的最大增益达到13.5dB,噪声系数为3.2-4.1 dB,输入回波损耗低于-15 dB.在700 MHz处输入1 dB压缩点为-8 dBm,在1.8 V供电电压下电路的直流功耗为24 mW,芯片面积为0.062 5 mm 2 .     

带有源巴伦的CMOS宽带低噪声放大器设计

设计了一种400～800 MHz带有源巴伦的低噪声放大器(balun-LNA).电路输入级采用共栅结构实现宽带匹配,输出端使用共源漏技术来实现巴伦功能,将单端输入信号转变为差分输出信号,利用参数优化设计来降低噪声性能.电路采用TSMC 0.18 μm RF CMOS工艺仿真,结果表明:在400～800 MHz工作频段内,balun-LNA的输入反射系数小于-12 dB,噪声系数为3.5～4.1 dB,电压增益为18.7～20.5 dB,在3.3V电压下功耗约为17.8 mW.     

基于噪声相消和线性度提高的低噪声放大器

鉴于传统共源共栅低噪声放大器由于受共栅级的影响.其噪声和线性度都不理想,为此在共栅级上引入一对交叉耦合电容和电感,以消除共栅级的噪声并提高放大器的线性度.采用特许半导体公司0.25μm射频互补金属氧化物半导体工艺进行了设计.仿真结果表明低噪声放大器在2.4 GHz处的噪声系数仪有1.34dB.该电路能够提供17.27 dB的正向增益、小于-38.37 dB的反向传输系数、小于-27.73 dB的输入反射系数、小于-15.85 dB的输出反射系数,该放大器的三阶交调点为0.58 dBm.消耗的功率为11.23 mW.     

作为世界文学研究的美国华裔英语文学批评

在传统共栅放大器结构基础上,基于0.18 μm CMOS工艺,提出一种带多重反馈环路技术的0.8~5.2 GHz宽带低噪声放大器(LNA). 该电路采用的负反馈结构在改善噪声系数和输入阻抗匹配的同时并不需要消耗额外的功耗;采用的双重正反馈结构增加了输入级MOS管跨导设计的灵活性,并可通过输出负载阻抗反过来控制输入阻抗匹配,使得提出的LNA在宽频率范围内实现功率增益、输入阻抗与噪声系数的同时优化. 后版图仿真结果显示,在0.8~5.2 GHz频段内,该宽带LNA的功率增益范围为12.0~14.5 dB,输入反射系数S11为-8.0~-17.6 dB,输出反射系数S22为-10.0~-32.4 dB,反向传输系数S12小于-45.6 dB,噪声系数NF为3.7~4.1 dB. 在3 GHz时的输入三阶交调点IIP3为-4.0 dBm. 芯片在1.5 V电源电压下,消耗的功率仅为9.0 mW,芯片总面积为0.7 mm×0.8 mm.     

一种有源自偏置的Ku波段CMOS低噪声放大器

基于源简并电感共源共栅结构,设计了1种有源自偏置低噪声放大器,既可消除偏置电路功耗,又能克服无源自偏置噪声较高的缺点;另外利用键合线作为高Q值电感元件,进一步降低噪声系数并减小芯片面积.所设计低噪声放大器采用TSMC 0.18μm CMOS工艺进行优化设计并流水制备.仿真结果表明,在12-16GHz频段内,噪声系数NF低于3.2 d B,输入3阶交调点IIP3为1.573 d Bm.研制芯片面积为540μm×360μm,在1.8 V电压下,消耗16 m A电流.结果表明芯片测试实现在12.2-15.5 GHz频段上,输入输出反射性能良好,正向增益S_(21)6 d B,反向隔离度S_(12)-32.5 d B.     

3.1～10.6 GHz超宽带低噪声放大器设计

采用标准0.35 μm SiGe HBT工艺设计了工作频段在3.1～10.6 GHz的超宽带低噪声放大器.从宽带电路和高频电路设计的器件选择、电路结构选择等方面讨论了超宽带低噪声放大器的设计.结果表明,通过合适的电路结构和器件参数选择,可以采用0.35μm SiGe HBT工艺制备满足超宽带系统要求的低噪声放大器.在整个工作频段内所设计的低噪声放大器输入输出匹配S11和S22均优于-8dB,噪声系数为3.5dB,电路的工作电压为2.5 V,电流消耗为4.38 mA.     

具有平坦增益的3.1~10.6 GHz UWB CMOS低噪声放大器设计

提出了一种采用0.18μm CMOS工艺的3.1～10.6GHz超宽带低噪声放大器.电路的设计采用了电流复用技术与阻抗反馈结构,具有低功耗和平坦增益的特性.仿真结果显示,在3.1～10.6GHz频率变化范围内,低噪声放大器达到平均17.5dB的电压增益,输入和输出的回波损耗均低于-8dB,最小噪声系数约为2.8dB,在电源电压为1.5V下功耗约为11.35mW.     

基于多重反馈环路技术的0.8～5.2GHz CMOS宽带LNA设计

在传统共栅放大器结构基础上,基于0.18μm CMOS工艺,提出一种带多重反馈环路技术的0.8~5.2GHz宽带低噪声放大器(LNA).该电路采用的负反馈结构在改善噪声系数和输入阻抗匹配的同时并不需要消耗额外的功耗;采用的双重正反馈结构增加了输入级MOS管跨导设计的灵活性,并可通过输出负载阻抗反过来控制输入阻抗匹配,使得提出的LNA在宽频率范围内实现功率增益、输入阻抗与噪声系数的同时优化.后版图仿真结果显示,在0.8~5.2GHz频段内,该宽带LNA的功率增益范围为12.0~14.5dB,输入反射系数S_(11)为-8.0~-17.6dB,输出反射系数S_(22)为-10.0~-32.4dB,反向传输系数S12小于-45.6dB,噪声系数NF为3.7~4.1dB.在3GHz时的输入三阶交调点IIP3为-4.0dBm.芯片在1.5V电源电压下,消耗的功率仅为9.0mW,芯片总面积为0.7mm×0.8mm.     

基于电流复用与有源电感的UWB LNA

设计了一款超宽带低噪声放大器(UWB LNA).采用Cascode-共基极电流复用结构,直流通路时能有效降低功耗,交流通路时增加了电路的增益,并且保持了Cascode结构高反向隔离性的优点.采用有源电感替代输出级的螺旋电感,减小了芯片面积,并且通过改变有源电感等效电感值的大小,实现UWB LNA增益的调节功能.基于Jazz 0.35μm SiGe BiCMOS工艺,利用射频/微波集成电路仿真工具ADS对该UWB LNA进行了验证.结果表明:在3.1~10.6GHz频段内,增益大于14.1dB,噪声系数小于4.0dB,输入与输出反射系数均小于-10dB,频率为7GHz时输入三阶交调点为-11dBm,功耗为19.75mW.     

毫米波单片低噪声放大器的研制

采用OMMIC0.18μm GaAs pHEMT工艺,研制了两级和三级2种毫米波单片低噪声放大器.以最小噪声度量为设计依据,通过适当提高偏置电流的方法改善毫米波频段的增益,使得放大器在保持噪声系数较小的同时获得较高的增益.两级低噪声放大器采用串联负反馈结合并联负反馈的结构,可以获得比较平坦的增益;三级低噪声放大器采用三级相似的串联负反馈结构级联,可以紧凑结构、在相同的芯片尺寸下获得较高的增益,2种低噪声放大器芯片的尺寸均为1.5mm×1.0mm.测试结果表明,在28~40GHz频段内,两级低噪声放大器增益最大为15.4dB、噪声系数最小为3.2dB;三级低噪声放大器增益最大为24.8dB、噪声系数最小为2.73dB,达到预期目标.     

2．4GHzCMOS低噪声放大器的设计

基于0．18μmCMOS工艺,采用共源共栅源极电感负反馈结构,设计了一个针对蓝牙接收机应用的2．4GHz低噪声放大器（LNA）电路．分析了电路的主要性能,包括阻抗匹配、噪声、增益与线性度等,并提出了相应的优化设计方法．仿真结果表明,该放大器具有良好的性能指标,在5．4mw功耗下功率增益为18．4dB,噪声系数为1．935dB,1dB压缩点为-14dBm．     

一种高线性的CMOS低噪声放大器结构

采用TSMC0.35μmCMOS工艺,设计了一个5.7 GHz可用于无线局域网的低噪声放大器,电路在采用单端共源共栅结构的基础上为改善线性度而引进低频陷波网络(Low-frequency-trap Net-work),用ADS软件仿真与优化.仿真结果表明,在电源电压1.5 V情况下,噪声系数NF为1.22 dB,输入反射系数S 11为-15 dB,反向隔离性能S12为-32.9 dB,增益S21为17.8 dB,三阶交截点IIP3为 12.7 dBm,功耗为8 mW.     

CMOS RGC低噪声跨阻放大器

光纤通信系统接收端前置放大器的性能很大程度上决定着整个光纤通信系统的性能.基于CMOS工艺,给出了一个RGC结构的,应用于2.5Gbit/s光纤通信系统的低噪声跨阻放大器的实现方式.RGC结构具有极低输入电阻特性,同时,为了减小输入等效噪声电流和提高-3dB带宽,采用了跨导增大技术和感性峰值技术.采用SMIC的0.18μm CMOS工艺的仿真结果表明该电路具有61.23dB的跨阻增益,2.09GHz的带宽,输入等效噪声电流为9.4pA/(Hz)~(1/2),电路功耗仅为16.2mW.     

美国30所最优大学东亚系中国研究现状的调查与分析

采用SMIC 0.13 μm RF CMOS工艺,设计了一款新型的双频段可变增益低噪声放大器(DBVG-LNA),应用于GSM900/DCS1800双频网络通讯系统中.分别采用多谐振网络和开关谐振网络完成输入输出双频段阻抗匹配,采用共栅旁路管和开关切换电阻完成4挡可调增益,有效地解决变频段和变增益兼容难的问题.另外,采用共源共栅差分对结构获取高隔离度和低二次谐波失真.1.2 V电源电压,版图面积为0.43 μm ×0.65 μm.仿真结果表明,在GSM900频段电压增益20.6~12.7 dB 4挡可调,NF:1.45~2.05 dB;在DCS1800频段电压增益19.3~11.2 dB 4挡可调,NF:1.36~2.55 dB;S11均小于-17 dB.     

应用于WLAN的SiGe射频功率放大器的设计

采用0.18μm SiGe BiCMOS工艺,设计应用于无线局域网(WLAN)802.11b/g 2.4GHz频段范围内的AB类射频功率放大器.该放大器采用三级放大结构,偏置电路采用电流镜形式的自适应偏置控制电路,具有温度补偿和线性化作用.后仿真结果显示:1dB压缩点输出功率高达27.73dBm,功率增益为25.67dB,电路的S参数在2.4GHz频段内,输出匹配S22小于-10dB,S12小于-60dB.     

2.5Gb/s低噪声差分交叉耦合跨阻放大器的设计与实现

本文基于UMC 0.18 μm CMOS工艺,设计了一款低噪声交叉耦合结构的跨阻放大器.该电路由优化的调节型共源共栅(RGC)结构和输出缓冲级构成,其中采用两级共源放大器作为RGC结构的辅助放大器,用于提升电路的等效跨导和带宽.此外,通过优化电路参数以及在输入端引入阶梯型无源匹配网络来进一步拓展带宽和降低电路噪声.测试结果表明,在探测器等效电容为300pF时,所设计跨阻放大器芯片的-3d B带宽为2.2GHz,跨阻增益为61.8d B?,平均等效输入噪声电流谱密度仅为9 pA/(Hz)~(1/2),成功实现了2.5Gb/s的传输速率.在1.8V电源电压下,芯片功耗为43m W,包括焊盘在内的芯片总面积为1×1mm~2.     

2.8～8.5 GHz全集成高增益低功耗超宽带低噪声放大器设计

为了在不增加功耗的前提下提高低噪声放大器的增益,本文通过引入电流复用技术,并将偏置管兼作放大管,设计出一款全集成高增益低功耗超宽带低噪声放大器。采用TSMC公司的0.18μm CMOS工艺和Cadence软件对本低噪声放大器电路进行前仿真和后仿真。仿真结果表明,在1.5V的电压供电下,整个电路的功耗(power consumption,PD)为11.7mW,在2.8~8.5GHz的频段内,噪声系数(noise figure,NF)为3.05~4.1dB,正向增益(S21)为18.2~19.9dB,输入回波损耗(S11)、输出回波损耗(S22)均小于-10dB,群延迟为130~320ps,在6GHz处,三阶交调点IIP3为-12.16dBm,达到了设计目标。该低噪声放大器具有高增益低功耗的特点,可用于对增益和功耗要求都较高的接收机中。     

2.4 GHz CMOS低噪声放大器设计

本文采用TSMC 0.18μm CMOS工艺,设计了两款可工作在2.4GHz频率上的窄带低噪声放大器(LNA)。两款LNA的电路结构分别为Cascode电路结构应用电流复用技术,以及应用正体偏置效应的折叠Cascode结构。所设计的两款窄带LNA的仿真结果表明,在2.4 GHz工作频率上,Cascode结构LNA在1.5V供电电压下电路功耗为4.9mW,增益为23.5dB,输入输出反射系数分别为-16.9dB与-16.3dB,噪声系数为0.72dB且IIP3为3.12dBm;折叠Cascode结构LNA可在0.5V供电电压下工作,功耗为1.83mW,增益为23.8dB,输入输出反射系数分别为-28.2dB与-24.8dB,噪声系数为0.62dB且IIP3为-7.65dBm,适用于低电压低功耗应用。     

超高频RFID读卡器接收前端低噪声放大器设计

基于0.5 μm CMOS工艺设计了一种应用于超高频段射频识别系统读卡器接收前端的低噪声放大器.该电路采用带有源极退化的单端共源共栅结构,借助Cadence仿真环境完成了电路的仿真分析.仿真结果表明,在中心工作频率922.5 MHz上,电路具有良好的性能,各指标分别为:噪声系数(NF)0.828 4 dB,输出增益(S21)23.37 dB,输入反射系数(S11)-36.65 dB.输出反射系数(S22)-58.03 dB,反相隔离(S12)-44.79 dB,三阶交调点(IIP3)-13.157 2 dBm.     

基于GaAs PHEMT的Ka波段功率放大器设计

基于0.15 μm GaAs PHEMT工艺,设计了一款Ka波段功率放大器.设计中改进了拓扑结构和稳定电路,优化栅宽,将匹配电路与Wilkinson功分器结合,并采用预匹配技术与频率补偿技术,达到了提高增益,减小芯片尺寸及损耗的目的.仿真结果显示,该功率放大器在28-30.5 GHz频带内功率P 1 dB 大于 38 dBm,功率附加效率大于18%,增益大于23.5 dB,芯片面积为3.69×3.87 mm²