用于无线传感器网络的AES协处理器设计

在讨论高级加密标准(AES,advanced encryption standard)的算法、电路实现的基础上,通过功耗、面积和速度的折衷完成了用于无线传感器网络的AES协处理器设计.重点讨论了实现设计中面积和功耗优化的问题.采用加密解密复用设计,减小了设计面积.通过分析功耗的瓶颈,采用低功耗的S盒设计和减小组合电路无效翻转的方法进行功耗优化,并给出了功耗仿真的结果.该设计能达到非常快的处理速度,数据率可达到每时钟周期1.33 byte.     

基于现场可编程门阵列的Linux统一加密设置认证算法的流水线架构

Linux统一加密设置(LUKS)是Linux操作系统的标准磁盘加密认证规范并得到广泛应用.由于其算法构成复杂且所需资源较多,如何利用单个现场可编程门阵列(FPGA)的有限资源来实现整个算法并获得高吞吐率是研究工作的重点和难点.为此,研究了一种高能效的LUKS认证算法流水线架构,包括采用4级流水线的安全散列算法(SHA-1)和8级流水线的基于密码的密钥派生函数(PBKDF2)-基于哈希消息验证代码(HMAC)-SHA-1),并使用块随机存取存储器(BRAM)实现了基于S盒和T盒(ST-box)映射表的高级加密标准(AES)-128-电子密码本模式(ECB)算法,以节省FPGA的查找表资源用于上述的流水线架构实现.运行结果显示本设计的密码遍历速度达到了342s-1,功耗仅为5.27W,每个密钥的平均计算能量为0.015J.口令恢复速度超过了工作频率为700 MHz、480核的GTX 480图像处理器(GPU),同时其能耗仅为GPU的1/13.     

具有错误探测和纠正功能的电路设计策略

为了克服传统处理器设计方法采用最坏情况来确定电路的工作频率带来的性能(吞吐率)损失,人们开始采用具有探测错误和纠正错误功能的电路设计方法。该文在已有的探测错误、纠正错误电路基础上,提出了一种针对具有延时错误纠错功能的电路的设计策略。该方法通过计算电路的延时错误概率函数,得出在一定电源电压下使得电路达到最大吞吐率的工作频率。模拟实验结果表明,该方法可以求得使电路获得最大吞吐率的工作频率。     

闪存控制器中BCH解码器的VLSI设计

为满足闪存控制器中BCH解码器对速度和面积的要求,设计了一种高速小面积BCH(8528,8192,24)解码器,其关键方程电路采用简化的RiBM算法,利用二进制BCH码的特性简化关键方程电路结构和迭代轮数.使用关键方程电路的可折叠特性和逻辑资源复用,对解码器架构进行了面积优化,结果显示:与传统iBM算法相比,电路的关键路径延时减小了约50%,与RiBM算法相比,关键方程迭代轮数减少了1/2,电路资源减少了约1/3;该系统架构能够在保证吞吐率的前提下减小约70%电路面积.     

线性反馈移位寄存器的改进算法及其电路实现

提出并用电路实现了一种改进的线性反馈移位寄存器(LFSR)算法.改进的算法克服了传统线性反馈移位寄存器产生随机数的速度受字长制约的限制,其电路结构能够快速地产生任意字长的伪随机序列.用现场可编程门阵列(FPGA)实现该结构的结果表明,改进的LFSR算法能极大地提高数据吞吐率,采用改进结构合成的随机序列统计特性好.     

一种新型动态可重构的正则表达式匹配引擎设计

针对大规模数据处理和动态更新规则的网络计算需求,本文提出了一种新型动态可重构的正则表达式匹配(DRR)算法.算法采用参数化一致性表达方法,提高了正则表达式的动态匹配能力;采用专用电路与可重构电路的混合计算框架,设计了正则表达式匹配的并行计算加速引擎.在软硬件协同工作模式下,新型动态可重构的匹配加速引擎不仅可以最大化利用FPGA电路的可编程特性实现表达式匹配规则的动态更新,提高匹配的预处理速度,设计的专用ASIC并行匹配电路更大幅提高了正则表达式的匹配计算速度.本文采用TSMC 28nm CMOS工艺完成芯片的设计和流片,实验结果表明:本文设计实现的动态可重构的匹配加速引擎可以有效地适用于大多数应用场景下的正则表达式匹配,匹配计算的吞吐率达到280Gb/s,相比于同类型基于FPGA的匹配计算引擎实现了5倍以上的匹配速度提升.     

一个四维超混沌系统的构建及其电路集成实现

基于分立元件构造的混沌电路存在电源电压高、能耗高、体积大以及频谱范围较窄等缺点,提出了采用CMOS集成电路方式实现一个四维超混沌系统,并采用新的电路优化了电路结构;改变四维超混沌系统的参数值,系统会产生不同的动力学行为.通过理论推导以及数值仿真对超混沌系统进行了分析,采用TSMC 0.35μm标准集成工艺对系统进行了Pspice电路仿真.结果表明电路仿真和数值仿真相吻合,说明了CMOS集成电路实现的混沌系统能有效验证系统的动力学特性及高频性能.     

基于改进双参数算法的LDPC编译码器设计

室内信道环境特点要求超宽带(UWB)通信系统的信道编译码器具有高吞吐率和兼容不同码长码率等特点.该文提出一种选取校验矩阵的改进双参数算法和一种环形Manchester进位链高速加法器电路单元,改进了低密度奇偶校验(LDPC)码的编译码器设计,使它兼具原双参数法的高纠错性能和单参数法的高吞吐率优势,并能动态地配置码长、码率、校验矩阵等参数.该LDPC编译码器已应用于室内超宽带无线传输系统.理论分析和实际测试表明,该算法和电路改进能够实现高数据吞吐率,并保证系统性能.     

一种基于RAM的QC-LDPC码新颖编码架构研究

为了提高LDPC编码器的数据吞吐率,提出了一种基于RAM的改进型准循环LDPC码(quasi-cyclic low density parity-cheek,QC-LDPC)的编码器实现方法.采用RAM存储校验位,并引入指针来指示RAM的地址方法.从而取代传统编码架构中的移位寄存器,使编码过程通过对RAM的读写操作实现,校验位序列也通过对RAM的读操作串行输出.由于该编码器没有使用移位寄存器以及并串转换电路,从而大幅度节约了硬件资源并提高了数据吞吐率.     

一种基于混合频率的微处理器设计方法

为了在微处理器结构优化的同时保持合理的硬件开销,提出了一种混合频率策略.它允许流水线模块根据各自逻辑复杂度选择不同的工作频率;通过提高简单模块的工作频率,并增加复杂模块的并行度,以实现流水线的指令吞吐率的优化.实验表明,相比商业化的处理器,该策略下的超标量结构在保持电路和功耗开销的同时,指令吞吐率平均有23%的提高.