基于EPON的接入网技术研究与系统设计

分析了EPON工作原理、接入网系统的结构组成,对EPON系统的动态带宽分配网络模型和流程进行等关键技术进行了研究,提出了一种基于评估的动态带宽分配方案,设计了一种新型的EPON接入系统,实现了多业务、高带宽的新一代接入网平台。     

基于EPON的接入网技术研究与系统设计

分析了EPON工作原理、接入网系统的结构组成,对EPON系统的动态带宽分配网络模型和流程进行等关键技术进行了研究,提出了一种基于评估的动态带宽分配方案,设计了一种新型的EPON接入系统,实现了多业务、高带宽的新一代接入网平台.     

EPON MAC层的研究及ONU MAC的FPGA实现

该文对千兆以太无源光网络(EPON)系统中的媒体接入控制层(MAC)进行了详细的研究，并采用内嵌CPU的FPGA芯片及嵌入式Linux实现了光网络单元(0NU)的MAC层功能，组成一个片上系统(SOC)．     

EPON系统带宽分配方案设计与仿真

提出了一种新的基于EPON系统来提供多种服务的改进动态带宽分配算法——改进轮询算法，并对该算法进行了实际数据分析与OPNET软件仿真。     

EPON中一种改进的DBA算法

动态带宽分配是EPON系统的关键技术之一。由于多个ONU共享同一上行信道，对上行数据流的控制显得尤为重要。EPON系统使用请求／应答机制对ONU进行带宽分配。在ETRI算法的基础上，提出了一种改进的算法，它支持队列优先级和ONU之间的公平性。通过仿真结果可以看出，改进的算法与ETRI相比，大大减少了平均队列长度。     

DBA算法的研究与设计

将以太无源光网络(EPON)与计算机现场控制系统结合,解决现场总线的不足是一种不错的解决方案。文章基于EPON接入系统,提出了适用于现场控制系统的DBA(动态带宽分配)算法设计的基本原则,并提出了一种改进的DBA算法。     

基于AXI总线串行RapidIO端点控制器的FPGA实现

针对现代高性能嵌入式系统高速串行RapidIO (SRIO)信号接入的应用需求, 提出一种基于AXI总线的SRIO端点控制器IP核设计方案。以XC5VLX220-FF1760现场可编程门阵列芯片为目标器件, 利用硬件设计实现SRIO接口电路。该方案采用合理的硬件结构, 能够提高信息采集和输出的时效性。此外, AXI总线能够使SRIO端点控制器IP核更方便地集成到SoC芯片中, 可以在片内提供更高的数据传输带宽。利用SRIO协议实现的FPGA内置多DSP IP核, 读写操作速率能稳定地达到每通道3.125 Gb/s, 表明所提出的IP具有高性能。     

基于Linux的ARM9嵌入式Web服务器设计研究

本文提出了一种嵌入式Web服务器的设计方案,并详细阐述了对基于ARM和Linux的嵌入式Web服务器系统的软硬件体系结构．在此设计基础上,初步实现了嵌入式远程控制系统．实验表明,该系统在Linux和Windows环境下可通过浏览器与嵌入式系统进行动态网页交互,亦可通过短信息对嵌入式系统进行访问．     

基于动态逆和能量原则的导弹直接力-气动力复合控制

为了解决导弹直接力=气动力复合系统参数严重不确定和多操纵机构的耦合问题，提出了一种复合控制器的设计方案．采用动态逆方法设计了系统的基本控制律，利用信用度分配机制和模糊思想来提高小脑模型控制器（CMAC）神经网络的收敛性以补偿动态逆建模误差．在机构耦合问题处理上，采用能量最优原则构造了一种能量函数对直接力-气动力进行分配，降低了侧喷消耗和气动力舵偏角，使系统过渡过程平稳．最后，给定15km的高度，系统的马赫数在0．8～3．0内变化．数字仿真表明，控制器实现了指令信号的快速跟踪，而且直接力无冲击，舵偏角小，因此复合控制器的鲁棒性强，直接力-气动力的解耦效果良好．     

数字图像保密系统的嵌入式设计与FPGA验证

为避免纯软件方式实现数字图像保密系统安全性弱的缺陷,介绍了一种基于嵌入式设备的软硬件协同设计方案。首先设计并分析了一个基于Logistic映射和Lorenz系统的图像加密算法,然后给出了一种基于ARM 7主控制器和USB设备接口的嵌入式设计方案,最后给出了该设计的具体实现,并对实现进行了FPGA验证。实验结果表明,该设计的加解密数据处理速度在USB1.1全速模式下可达8.5 Mbps,并且保持较高的密钥敏感性,以及较平均的像素值分布,提供的嵌入式设计方案满足数字图像保密系统的应用需求,对其他保密系统的安全性设计也具有一定的参考价值。     

基于PowerPC603e通用处理模块的设计与实现

Power PC系列处理器是高性能、低功耗的32位嵌入式处理器.Power PC系列处理器在嵌入式系统中得到了广泛的应用,文章简要介绍了Power PC603e处理器的特点,详细阐述了基于Power PC603e的通用处理模块的组成、原理以及60x总线存储器控制器在FPGA上的设计与主要时序的产生.此FPGA控制器可提供60x总线与多种类型的SRAM、FLASH和I/0的接口,已在嵌入式系统的设计中得到了应用和验证.     

Ethernet controller SoC design and its low-power DFT considerations

In this paper, an Ethernet controller SoC solution and its low power design for testability (DFT) for information appliances are presented. On a single chip, an enhanced one-cycle 8-bit micro controller unit (MCU), media access control (MAC) circuit and embedded memories such as static random access memory (SRAM), read only memory (ROM) and flash are all integrated together. In order to achieve high fault coverage, at the same time with low test power, different DFT techniques are adopted for different circuits: the scan circuit that reduces switching activity is implemented for digital logic circuits; BIST-based method is employed for the on-chip SRAM and ROM. According to the fault-modeling of embedded flash, we resort to a March-like method for flash built in self test (BIST). By all means above, the result shows that the fault coverage may reach 97%, and the SoC chip is implemented successfully by using 0.25 μm two-poly four-metal mixed signal complementary metal oxide semiconductor (CMOS) technology, the die area is 4.8×4.6 mm2. Test results show that the maximum throughput of Ethernet packets may reach 7 Mb · s⁻¹. Biography: ZHENG Zhaoxia (1975–), female,Ph.D. candidate, Lecturer, research direction: system one chip (SOC) integrated circuits design.     

基于AXI总线的DMA控制器的设计与实现

为提高直接内存存取（direct memory access,DMA）控制器数据传输效率,满足第三代移动通信终端基带芯片的实际应用,提出了一种基于高级扩展接口(advanced extensible interface,AXI)总线实现DMA控制器的专用集成电路(application specific integrated circuit,ASIC)硬件实现方法。在用硬件描述语言（Verilong HDL）实现整个设计的基础上,运用编译仿真工具进行了功能仿真,利用综合工具SYNOPSYS的Design Compiler对其综合。经过现场可编程门阵列（fieldprogrammable gate array,FPGA）验证,确保该控制器可以作为一个独立的知识产权(intellectual property,IP)核嵌入到ASIC系统中,该设计已成功运用于TD-LTE终端基带芯片中。     

基于FPGA的可重构无线传感器网络节点设计

提出了一种简单的基于现场可编程门阵列(FPGA)模块来实现可重构无线传感器网络节点的方案.与传统方案相比,新方案较为精简,价格低廉,不再需要微控制器,大大减小了节点软硬件复杂度,可实现无线传感器网络节点的快速可重构设计.通过将自适应功率控制和低功耗媒体接入控制机制引入FPGA核,重构的节点大大地降低了功率消耗,充分表明提出的可重构设计方案是有效可行的.     

视频图像采集及网络传输系统的设计

为满足特殊行业对高分辨率视频监控的需求,设计一种基于FPGA(Field Programmable Gate Array)的视频图像采集及网络传输系统.采用IIC (Intel-Integrated Circuit)协议,利用FPGA实现对图像传感器寄存器的配置,图像传感器输出分辨率为1024×768、帧率为8 Hz、...     

高速FIR滤波器设计与FPGA实现

文章主要研究了基于传统的乘累加(MAC)结构的FIR滤波器设计的2种方法,在此基础上研究了一种新的基于分布式算法(DA)的FIR滤波器设计的硬件结构,分析了DA算法结构较MAC结构的优点。最后设计了一个8阶8 bits的基于DA结构的FIR低通滤波器,并在Altera FPGA上进行硬件实现。     

一种静态RAM双帧存结构的图形系统及应用

针对高速图形显示系统的应用要求，设计了一种采用静态RAM的双帧存结构的高速图形显示系统，双帧存的逻辑控制和显示控制器由FPGA实现，基于该系统的双帧存结构，提出了一种实现图形叠加的新方法，该方法通过两幅图形数据分别写入不同帧存的方式，实现两幅图形的叠加．进一步提出了一种实现复杂图形分割成两部分分别生成显示的方法，该方法使图形处理器的图形处理性能加倍．     

基于FPGA的液晶驱动智能片上系统设计

基于FPGA的液晶驱动智能片上系统的设计方法.SOPC系统以FPGA为核心控制器,在Altera公司CycloneⅢ系列芯片EP3C25F324C8Z上,以SOPC Builder为设计环境,搭建了NiosⅡ嵌入式处理器及相应的外围驱动电路;利用FPGA丰富的逻辑资源及结合按各个功能分块的模块化设计思想,设计了SDRAM模块、FLASH模块、VGA模块、PLL模块等IP软核,并将多个模块组建到一片FPGA芯片上,实现了640×480液晶显示驱动控制.经过调试验证了基于FPGA硬件设计的正确性、可行性.     

基于FPGA的VGA图像控制器的设计与实现

依据VGA显示原理,利用VHDL作为设计语言,设计了一种基于现场可编程器件FPGA的VGA多图像控制器,并在硬件平台上实现设计目标。与传统的设计相比,增加了图像模式的选择,便于嵌入式系统应用扩展。使用FPGA代替VGA的专用显示芯片,可以提高数据处理速度,节约硬件成本。