一种用于IP包差错控制的RS译码器及其FPGA实现

为了减少RS译码器所占用的现场可编程门阵列(FPGA)资源,研究了RS码的译码算法．提出了使用Actel公司的ProASIC——^PLUS系列芯片实现IP包差错控制系统中RS码的译码方案,采用码型RS(100,81)进行纠错,同时结合大运算量环节,描述了利用改进的BM算法实现译码功能的具体方案,该方案相对于传统的方案更能节约资源．实验表明,该译码器完成了IP包差错控制的要求,译码器输入码流速率可达30Mbit／s,最后介绍了ProASIC——^PLUS系列芯片的基本结构特点及用FPGA实现的关键技术。     

一种低功耗的Turbo码译码算法

针对Turbo码译码器功耗大的问题,改进了传统的最大后验概率译码算法,提出了一种基于网格图合并思想的低功耗Turbo码译码算法.该算法通过减少计算过程中占功耗绝大部分的存储器的访问次数来达到降低译码功耗的目的.依据N步合并后的编码网格图进行计算,使得一次译码中计算的总时刻数变为传统算法的1/N,从而使译码器总的存储器访问次数变为原来的1/N,很好地降低了译码器的功耗.理论分析和仿真结果表明,新算法的正确性和可靠性与传统的译码算法相同,并且硬件实现中的译码时延没有增加,是一种有效、可行的低功耗译码算法.     

一种基于LCC算法的新型RS码译码器

相比于传统的硬判决译码算法,RS码软判决译码算法能够获得更大的编码增益,但硬件实现较为复杂. 针对这一问题,本文在LCC软判决译码算法的基础上提出了一种改进型校验子算法,可在不影响译码性能的前提下大幅降低硬件复杂度. 仿真结果表明,本文设计的RS(255, 239)码η=3译码器,在BPSK调制下通过AWGN信道,相比于现有基于校验子的RS码译码器结构,硬件资源消耗减少20%. 采用SMIC 0.18 μm CMOS工艺实现,芯片面积仅为0.81 mm2.      

基于近似投影的水平分层调度译码算法

基于交替方向乘子法（ADMM）的线性规划（LP）译码模型因其不会出现错误平台和具有最大似然认证的优点,广受译码研究者的关注。目前大多数ADMM算法采用的是泛洪调度策略（FL）,该算法存在译码收敛速度过慢的问题。基于水平分层调度的交替方向乘子法的低密度奇偶校验（LDPC）码译码算法能够加速译码收敛速度,然而目前水平分层调度算法中的投影算法采用的为精确投影算法,复杂度较高。针对该问题,文中将近似投影算法和水平分层调度算法结合,提出基于近似投影的ADMM水平分层调度译码算法以提高译码的性能。仿真实验表明,相比其他算法,本文提出的算法的译码性能可提升0.1~0.3dB,迭代次数可降低约19%~40%,平均译码时间可减少大约21%~65%。     

基于FPGA的Turbo码译码器设计与实现

对Turbo码的Log-MAP译码算法进行了研究,引入滑动窗技术对Log-MAP译码算法进行了优化,并设计了适合硬件实现的流水线结构的译码器。结合3G标准规定的数据速率,对译码器和交织器进行硬件电路的设计和FPGA实现。仿真结果表明所设计的电路在译码性能和延迟方面满足实际要求,具有一定的实用价值。     

高吞吐量低资源占用的累积码译码器

由于相邻节点间存在数据依赖关系,基于最小误符号率(Bahl Cocke Jelinek Raviv,BCJR)算法的累积码译码器无法进行多个节点的并行计算。为了提高译码器吞吐量,研究提高BCJR算法并行度的方法,通过将累积码分段,并在不同分段间传递上一次迭代的信息,属于不同分段的多个节点可以并行计算,使译码器的吞吐量得到有效提高,而且相对于不分段译码,分段译码性能也几乎无损。同时,提出一种面向硬件实现的信息更新流程,基于该流程,累积码译码器降低了30%的资源占用。     

基于FPGA的WIMAX LDPC码译码器设计与实现

提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.     

基于归并算法的高速LDPC流水线译码器设计与实现

LDPC码是一种纠错能力极强的编码,已广泛用于新一代数字电视,深空探测,卫星通讯等多种领域,基于不同要求出现了许多不同的编码标准,所以定制化的LDPC码译码算法的硬件实现已成为当今的研究热点之一。为满足卫星通信中高速数据传输的需求,使用LDPC码Normalized最小和译码硬件实现算法以及归并算法原理,并结合FPGA适合并行计算的特点,提出一种基于流水线的部分并行LDPC译码的FPGA设计,通过仿真和实验,最终完成满足卫星高速通信需求的LDPC译码器设计。最终使用Altera公司FPGA上完成译码器设计,整个系统在时钟频率为150 MHz的条件下,数据处理速率达到1.5Gb/s以上,数据吞吐率达到750 Mb/s纠错性能优异,完全满足卫星高速数据处理要求。     

软输出维特比译码器结构优化

分析Turbo Code的软输出维特比（SOVA）译码器的结构优化方法,首先简介了SOVA译码原理,然后从两方面讨论SOVA算法的硬件实现的优化问题：一是讨论硬件结构的比特级优化结构,提高译码速度;二是在算法级将代数环的理论引入到算法的分析中,将实数环上的非线性运算转换成另一个歪上的线性运算,从而简化译码器结构,提高译码速度。     

LDPC码的一种低复杂度归一化最小和译码算法

为了满足5G新无线对标准低密度奇偶校验(low-density parity-check,LDPC)码纠错译码器的要求,提出一种基于归一化最小和算法的单最小值算法。利用一次绝对最小值计算和近似第二最小值代替两次最小值计算,减少译码器的运算复杂度。通过密度进化理论计算归一化因子α,利用加权平均修正出最优的α值提前存储,可以在不消耗额外计算资源的前提下改善由于使用单最小值而损失的性能。提出一种分层译码器结构,利用值重用技术实现减少内存和计算资源消耗。仿真结果证明,在比特错误率(bit error ratio,BER)为10-5时,所提算法比现有的单最小值算法有大约0.2dB的增益,也比传统归一化最小和算法拥有更好的译码性能和收敛速度。     

基于BP算法的QC_LDPC译码器的DSP实现

为了克服LDPC码BP译码算法硬件实现复杂度大的缺点,针对QC_LDPC码校验矩阵的结构特性,研究了BP算法的特点,并利用TMS320C6747系列DSP作为实现平台,在硬件资源存储、数据精度处理方面提出了改进,成功实现了基于BP算法的QC_LDPC码译码器.系统性能测试表明,经优化的BP算法译码器与理论分析相比,性能基本一致.     

面向磁记录信道的原模图LDPC码译码器的FPGA设计

针对传统原模图低密度奇偶校验（low density parity check,LDPC）码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP（turbo decoding message passing）分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。     

BM 迭代算法的循环架构设计及实现

BCH码的译码问题主要归结为一个关键方程的解决,即错误位置多项式的求解,BM迭代算法自1966年由BerlekampMassey提出以来经过不断改进,已经成为解决这一问题的成熟算法。提出了一种适合硬件实现的BM迭代算法的循环架构设计,并在此架构下分别实现了基于BM迭代算法和其简化算法的二元BCH(15,5)的FPGA译码器,显示出这一循环架构易于模块移植的优点。仿真结果表明：码组中任意不大于3 bit的随机错误都可以给予纠正。     

高吞吐量低资源占用的累积码译码器

由于相邻节点间存在数据依赖关系,基于最小误符号率(Bahl Cocke Jelinek Raviv,BCJR)算法的累积码译码器无法进行多个节点的并行计算.为了提高译码器吞吐量,研究提高BCJR算法并行度的方法,通过将累积码分段,并在不同分段间传递上一次迭代的信息,属于不同分段的多个节点可以并行计算,使译码器的吞吐量得...     

基于FPGA的准循环LDPC码低时延译码器设计

针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构. 该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延. 该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量. 与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.      

准循环LDPC码低存储量译码器设计与实现

研究了准循环低密度奇偶校验(quasi-cyclic low density parity check,QC-LDPC)码及最小和译码算法,设计了合理的非均匀量化译码方案。充分利用准循环LDPC码校验矩阵的准循环结构特点,设计了一种低存储量准循环LDPC码的译码结构,详细描述各部分组成及功能。基于最小和译码算法及非均匀量化方案,给出了纠错性能的模拟测试结果。按照该译码结构在Xilinx公司的XC3S2000器件上实现了码长为9216、码率为1/2的准循环LDPC码译码器。FPGA(field programmable gate array)实现结果表明,与传统译码结构相比,该译码结构可节省约30%的存储空间,在性能与实现复杂度间取得了较好的平衡。     

一种基于伴随式的乘积码迭代译码算法

通过改进传统线性分组码的伴随式译码算法，提出了一种低复杂度的列表译码算法，该算法通过组合线性分组码校验矩阵中权重较小的列向量进行译码并正确计算出各码字元素的软输出信息，应用该算法可以构造乘积码迭代译码器，比较其他同类算法，该算法不仅性能较好，适用码型范围较广，而且可以根据具体情况在译码复杂度和译码性能两者之间做出折衷选择，分析和仿真结果表明，该译码算法在误码性能和译码复杂度方面都优于传统的乘积码失代译码算法，能够有效应用于通信系统中实现纠错，具有很大的实际应用价值。     

一种改进的LDPC码BP译码算法

通过对LDPC码经典的BP译码算法进行研究,针对算法译码复杂度非常大、迭代次数多、不利于硬件实现的问题,提出了一种改进的BP译码算法.改进算法通过实时监控在连续3次迭代中译码是否稳定来减少在信噪比低于译码阈值时的迭代次数.同时,在变量消息更新过程中对传递的校验信息进行数据约束,防止由于数据溢出而导致的译码失败.仿真结果表明,改进的BP算法,在性能损失不大的情况下可以有效地降低译码的复杂度,从而更利于硬件的实现.