基于EPIC技术的VLIW并行体系结构分析

介绍了微处理器体系结构的发展和当今微处理器设计中的新理念EPIC技术,并在此基础上分析了EPIC高性能微处理器Itanium的VLIW体系结构特征.     

一种航空电子系统体系结构错误行为验证方法

针对航空电子系统体系结构安全性评估过程中,组件故障影响分析,正确性难以保证的问题,提出了一种基于模型的体系结构错误行为描述和验证方法。首先,针对系统功能需求和安全性目标,建立体系结构模型;然后,采用错误模型附件描述组件的错误行为和导致的故障影响,并使用层次自动机作为中间状态,通过转换算法实现体系结构错误行为模型的形式化描述;最后,通过模型检测实现安全性需求的正确性验证。实例分析表明,该方法能够验证体系结构设计的组件错误影响和应对措施是否满足系统的安全性目标,提升安全性评估的准确性和效率。     

可编程语音压缩专用处理器设计

为了提高通信系统的保密性,降低制造成本,需要进行专用处理器的设计。基于正弦激励线性预测(SELP)算法模型,设计了一款多速率语音专用处理器。芯片使用可重构体系结构和超长指令字(VLIW),优化了高复杂度函数。仿真结果表明:该处理器对0.6kb/s速率SELP算法的执行效率明显优于通用数字信号处理器(DSP)。处理器内部程序数据外部不可见,指令并行度显著提高,常用函数可被修改,从而达到高保密性、低复杂度、易开发性。     

计算机指令系统的变化及发展

指令系统是计算机体系结构最基本的特征。早期,人们采用微程序设计技术让指令系统变得日趋复杂,后来逐渐认识到这种复杂指令系统计算机(CISC)并不能很好的提高系统性能,于是设计师们提出了精简指令系统计算机(RISC)体系结构,并在一个芯片上实现了CPU。随着RISC微处理器迅速发展,人们又发现RISC指令系统并不能充分实现指令级并行处理,从而影响了计算机性能的进一步提高,又出现了超长指令字(VLIW)计算机指令系统。     

面向总线系统的高层次结构化激励生成算法

为了应对大规模设计中逻辑信号级输入激励空间爆炸的问题,针对总线系统提出了一种高层次结构化激励生成算法和相应的功能覆盖率模型.首先将总线系统抽象成通用有向二分图模型,然后建立相应激励的高层次数学模型,由此提出一种通用的层次化输入激励空间等价类划分算法和对应的高层次功能覆盖率模型,最后基于树的搜索提出了2种结构化激励生成算法.上述方案成功应用于IME-Diamond SoC的总线系统的功能验证中,实际结果表明,相比代码覆盖率,高层次功能覆盖率模型的揭示功能Bug能力更强,而且相对于传统的随机生成,结构化的激励生成能够将覆盖率收敛所需的激励数减少96%.     

多核微处理器加速平台RAMP研究

微处理器向多核和众核方向的发展给计算机体系结构带来了新挑战.针对这一挑战,多核处理器加速平台RAMP应运而生,通过采用多FPGA模拟,用FPGA以硬件的速度级来模拟高度并行体系结构,给并行和多核体系结构的研究带来了新的途径和手段.分析了RAMP平台的体系结构和设计框架,简介了当前主要的RAMP研究项目,并从RAMP架构...     

使用Simics模拟器辅助微处理器验证

在徼处理器功能验证中,仿真激励生成和复杂仿真环境构建经常耗费大量的时间.提出一种基于Simics模拟器的验证平台VMSIM,并介绍这种平台在龙腾C2486兼容处理器上的应用.使用VMSIM可以在软件仿真环境中,构造真实的操作系统运行环境,可以有效地发现深层次的设计错误并快速定位,为微处理器验证起到了良好的辅助作用.最后给出VMSIM在龙腾C2处理器验证中的实际应用结果.     

多核微处理器体系结构级功耗模型分析

利用FT-SHSim模拟工具平台,对主流的微处理器核心模型SMT(同步多线程,simultaneous multithreading)和MSS(适度超标量,moderate superscalar)进行建模。采用先进CMOS工艺,在体系结构级进行功耗评估的模拟实验,得到不同微处理器结构的工艺需求和不同工艺下同微处理器结构可以实现的性能及所需的规模,为微处理器设计的早期阶段提供工艺需求与实现方法的参考价值,从而实现提高设计质量、缩短设计周期、加快设计收敛的目的。研究结果表明:在最小线宽为22 nm的工艺下,128核SMT处理器模型峰值功耗为116 W,64核MSS处理器峰值功耗为161 W。     

基于互相关算法的单丝取向度测量方法

为保证单丝生产的品质,针对单丝取向度进行测量,提出基于互相关算法的单丝取向度测量方法。该方法采用声速法测量单丝取向度,选用STM32 作为微处理器,并设计了激励脉冲放大电路与接收信号处理电路。微处理器产生的单脉冲经激励脉冲放大电路后传递至发送端压电陶瓷传感器使其产生振动,接收信号处理电路对接收端的信号波形进行滤波、放大等操作后送至微处理器进行AD( Analog-to-Digital) 采集与存储。 根据相关性原理,计算传感器在不同位置的接收时间差,已知传感器移动距离,即可计算声音信号在单丝中的 声速,进而可通过公式计算得到取向度,经实验验证结果表明,测量精密度优于1%。     

一款基于SPARC V8指令集体系结构的系统芯片的功能验证

处理器的设计越来越复杂,如何对处理器进行完备的功能验证面临着巨大的挑战.针对一款基于可扩展处理器架构(scalable processor architecture,SPARC)V8指令集体系结构的系统芯片进行验证,提取了该芯片的验证功能点,搭建了结果自动比对的验证平台.该平台采用定向测试用例生成和约束随机测试用例生成相结合的方式产生测试用例以支持各种功能场景的验证.项目仍处于验证实施过程中,目前已设计了170个测试用例,对125个验证功能点中的109个进行了覆盖,达到了84%的功能覆盖率,并发现了7处设计错误.     

ASIC仿真加速系统编译优化策略研究

随着微处理器设计技术的发展,基于硬件仿真加速器的系统验证已成为业内公认的最有效的系统验证方法,而系统仿真频率是硬件仿真加速器验证系统最重要的性能指标之一．本文以某款国产高性能通用微处理器FT-xx在ASIC仿真加速平台上的系统仿真加速为工程背景,通过调整编译选项、分析编译结果展开研究．首先分析了ASIC硬件仿真加速的加速原理,然后重点研究了逻辑资源数量、通用寄存器类型设计映射方式、特殊寄存器类型设计映射方式对系统仿真频率的影响．研究结果表明,当待验证设计的规模一定时,ASIC仿真器的逻辑资源并非越多越好、memorysize值的选取存在一个较佳范围、对于某些特殊的寄存器采用强制映射能极大地提高系统仿真频率．     

Hardware/software co-verification platform for EOS design

Ethernet over SDH/SONET （EOS） is a hotspot in today＇s data transmission technology for it combines the merits of both Ethernet and SDH/SONET. However, implementing an EOS system on a chip is complex and needs full verifications. This paper introduces our design of Hardware/Software co-verification platform for EOS design. The hardware platform contains a microprocessor board and an FPGA （Field Programmable Gate Array）-based verification board, and the corresponding software includes test benches running in FPGAs, controlling programs for the microprocessor and a console program with GUI （Graphical User Interface） interface for configuration, management and supervision. The design is cost-effective and has been successfully employed to verify several IP （Intellectual Property） blocks of our EOS chip. Moreover, it is flexible and can be applied as a general-purpose verification platform.     

Architecture Design of a Variable Length Instruction Set VLIW DSP

The cost of the central register file and the size of the program code limit the scalability of very long instruction word (VLIW) processors with increasing numbers of functional units. This paper presents the architectural design of a six-way VLIW digital signal processor (DSP) with clustered register files. The architecture uses a variable length instruction set and supports dynamic instruction dispatching. The one-level memory system architecture of the processor includes 16-KB instruction and data caches and 16-KB instruction and data on-chip RAM. A compiler based on the Open64 was developed for the system. Evaluations show that the processor is suitable for high performance applications with a high code density and small program code size.     

超长指令字DSP处理器的共享寄存器堆设计

共享数据寄存器堆设计是超长指令字DSP处理器实现的难点.它的访问延时成为处理器的关键延时之一.在一高性能超长指令字DSP处理器的设计中,通过对传统单周期读写寄存器堆的设计方案进行深入的分析和研究,优化关键路径,设计出双周期读写结构的寄存器堆.通过电路实现比较后证实,双周期方案在减少27%访问时间的同时减少23%的面积.     

一种基于UVM面向RISC CPU的可重用功能验证平台

以UVM验证方法学和UVM1.1标准库为基础建立验证环境, 按照面向方面的模式分离功能、时序和结构属性, 设计参考模型, 在事务级利用知识库自动产生高功能覆盖率效果的测试用例。面向RISC CPU的功能验证实现领域重用, 以PKU-DSPII为例建立完整的验证平台。实验结果表明, 可重用性得到大幅提升, 且测试用例的覆盖率效果提升约7%。     

一种形式化的构件模型框架

构件理论在软件工程领域正扮演着越来越重要的角色。为了规范化地描述和设计构件 ,提出了一种形式化的构件模型框架 ,利用偏序事件多集来表示构件的行为模式 ,取代了常用的形式语言表示法 ,使顺序进程控制的构件和并发控制的构件能够在该框架下得到一致的处理。论文关于构件模型、任务合同及系统模型的概念 ,结合构件完备性、服务可满足性和系统一致性的检验方法 ,可以直接被用于设计构件支撑环境的仿真算法。     

基于Calibre工具的SoC芯片的物理验证

介绍基于Calibre工具的DRC和LVS验证方法。Calibre具有先进的分层次处理功能,是唯一能在提高验证速率的同时,可优化重复设计层次化的物理验证工具。作为ASIC特别是SoC的物理验证工具,正在成为设计公司的设计与半导体制造公司交接的标准框架。     

基于VMM的LTE小区搜索模块验证

随着芯片设计规模和复杂度的增加,功能验证变得越来越复杂,验证面临着诸多挑战。有统计数据显示,验证工作占整个设计开发工作60%～80%的时间。在长期演进系统(long term evolution,LTE)中,小区搜索是一个非常关键的过程,是移动终端开机后首先要做的步骤。小区搜索的性能好坏直接影响LTE系统后续过程的进行,对LTE系统的性能有很大的影响。以LTE系统小区搜索模块为例,简要介绍了VMM(verifacation methodology man-ual)验证方法学,并基于VMM验证方法学搭建了小区搜索模块验证平台,对小区搜索模块进行了全面的功能验证。验证结果表明,本模块能够完成预期的目标,采用VMM验证方法学可以极大地提高验证效率,缩短验证周期。