基于FPGA单精度浮点乘法器的设计实现与测试

采用VHDL语言，在FPGA上实现了单精度浮点乘法器的3种算法——基本的迭代算法、阵列算法和Booth算法，并对以上3种算法的运算速度进行了测试和比较，通过时序图说明Booth算法的优越性，并根据软件测试中的判定覆盖提出了一种测试单精度浮点乘法器的方法．     

基于流水线技术电路速度的提高

简要介绍了流水线技术的工作原理,分析了基于流水线的乘法器原理及算法,并用FPGA实现。     

基于FPGA的16位乘法器芯片的设计

文章简要地介绍了乘法器的工作原理,分析了组合逻辑电路设计方法的缺点,将流水线结构引入到设计中,采用时序逻辑电路的设计理念,利用迭代算法,在FPGA上实现了16bit的乘法器设计,在工程上得到了很好的应用。     

基于VeriIog的单精度浮点数乘法器的设计与实现

文章详细介绍了浮点数和浮点数乘法的原理,采用Verilog语言设计32位单精度浮点数乘法器。用Modelsim6.5进行了浮点数和实数之间的转换,使用Altera QuartusⅡ7.2,采用器件EP2S15F484C3,对乘法器进行了全编译和波形矢量时序仿真。将仿真结果转换为实数,与期望(真值)相比计算出乘法器的计算误差率,从而验证该设计的正确性和可行性。     

弱信号检测方法的研究

本文提出了几种信号检测的方法,介绍了自适应滤波器的原理及LMS算法的原理,利用模拟乘法器实现自适应带通滤波,并进行电路模拟和仿真,比较几种算法的差异。     

Radix-16 Booth流水线乘法器的设计

设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 Booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%.     

弱信号检测方法的研究

本文提出了几种信号检测的方法,介绍了自适应滤波器的原理及LMS算法的原理,利用模拟乘法器实现自适应带通滤波,并进行电路模拟和仿真,比较几种算法的差异.     

一种基于NMOS差分对四象限模拟乘法器

设计了一种主要基于NMOS差分对四象限模拟乘法器.该乘法器采取以电压的形式输出而不适用电阻.利用基于smic0p18um EEROM 2P4M SPICE模型进行仿真,采用单电源3.3V供电.使用Spectre进行仿真并给出了仿真结果.     

基于乘法器的谐波测量方法

提出了一种基于乘法器的谐波测量方法.利用面向键和图的通用仿真软件20-sim对谐波测量方法进行建模仿真.研究表明,运用基于乘法器的谐波测量方法实现谐波测量完全可行,并可得到较高准确度的测量结果.     

基于VHDL语言的浮点乘法器的硬件实现

本文提出了一种基于VHDL语言的浮点乘法器的硬件实现方法，就是用VHDL语言描述设计文件，用FPGA实现浮点乘法，并在Maxplus2上进行了模拟仿真，得到了很好的结果。该浮点乘法可以实现任意位的乘法运算。     

基于状态空间的FPGA功能仿真策略

随着FPGA(field programmable gate array)芯片集成度的提高,基于FPGA的复杂系统设计成为数字电路的发展趋势,如何实现复杂电路的功能仿真成为设计者面临的难题。针对不同规模的FPGA设计,划分输入状态空间,提出了遍历性激励与伪随机激励相结合、软硬件协同的功能仿真策略,完成了4位半加器和32位乘法器的功能仿真实例。测试结果表明新的功能仿真策略能够加快仿真速度,尤其是对大规模FPGA设计。     

适于消谐模型求解的矩阵乘法器设计与实现

在求解逆变器消谐PWM模型的迭代运算中，需要进行大量的矩阵乘法运算。为了提高运算速度，笔者在论述矩阵运算并行算法的基础上，提出了基于二维正方形心动阵列结构的矩阵乘法器，并研究了二维方阵结构的矩阵乘法器的FPGA硬件实现方法，比较了单处理机乘法器和二维方阵结构的矩阵乘法器的运算速度及所需器件资源，结果表明采用二维正方形心动阵列实现的矩阵乘法器，具有高度并行性和流水线性特点，可使阵列中负载均匀，延时缩短，有利集成度提高，是实现消谐模型求解过程中矩阵乘法运算的较好算法。     

乘数理论及其应用--以黑河流域中游张掖地区为例

在阐述乘数概念的基础上 ,介绍了部门乘数、就业乘数、收入乘数、能源消耗乘数和水资源消耗乘数的计算公式 ,然后以黑河流域中游的张掖地区为例进行了应用研究     

宽带快速跳频频率综合器的设计与实现

具有高稳定高频率转换速度的宽频带频率综合器是现在电子战系统的关键技术之一。采用最新的直接数字频率合成技术作为频率综合器的频率源可产生高速、高稳、高精、低噪的参考频率,使用倍频器提升频率和带宽,用高速DSP作为伪码计算和控制字发生器以及FPGA作为系统控制核心,可设计出一款跳频速度很快的宽带跳频频率综合器;还给出了高速PCB板设计的关键技术。     

凯恩斯乘数过程的三个图像

凯恩斯乘数理论几经修订,发展到现在已经出现了几种对乘数过程不同的描述.加之乘数理论本身也存在着定义含混不清、逻辑推导不严谨等问题,所以造成了人们对乘数过程的质疑或理解偏失.本文将已有的对凯恩斯乘数过程的描述归纳为三个图像,详细列出了每个图像不同的前提条件及变量之间的因果次序.发现现有的批判凯恩斯乘数的观点正是源于对这些图像的混淆,并针对由此造成的误解进行了澄清和批驳.     

量子乘法器的设计及其实现方法

乘法器在数字信号处理和数字通信领域应用广泛,如何实现快速高效的乘法器关系着整个系统的运算速度。提出了一种新颖的量子乘法器设计方法,利用量子门设计一位量子全加器,并将n个一位量子全加器叠加在一起设计n位量子全加器,实现2个n位二进制数的加和;再利用2个控制非门设计置零电路,并使用置零电路设计量子右移算子;对二进制数乘法步骤进行改进,利用量子全加器和量子右移算子设计量子乘法器,同时设计实现此乘法器的量子线路。时间复杂度分析结果表明,本方法与目前最高效的量子乘法器具有相同的时间复杂度,并具有更简洁的实现方法。     

一种新的Booth乘法器设计方法

文章在分析了数字电路实现乘法运算的基本原理及部分积优化原理的基础上,提出了一种具有动态加速浮点乘法运算功能的变基Booth算法,该算法可以在不增加加法器负担的条件下收到较好的加速效果。在一个普通的2输入加法器的支持下,平均加速效果至少好于8基Booth,而面积和速度都优于前者。同目前集中于乘法器中阵列结构的优化方法相比,该文为乘法器优化设计提出了一种新的研究方向。     

5.28～6.0 GHz高谐波抑制度的十二倍频器

研制５．２８－６．０ＧＨｚ十二倍频器,采用三次和四次倍频级连方法,使本倍频器在－６ｄＢｍ信号输入情况下整个频段内输出功率大于１０ｄＢｍ,功率起伏小于２ｄＢ,谐波抑制度大于４０ｄＢ,介绍了倍频器的设计思路,调试方法和测试结果等。     

基于DDS的新型频率合成器的研究

对DDS基本原理进行了简要介绍,利用信号分析的方法对DDS理想输出进行频谱分析．研究了一种基于DDS用电子开关和倍频器链构成的新型频率合成器设计方案,较以前的研究改善了DDS频率上限与杂散抑制,取得了较好的实验数据并给出了采用该方案的具体实验结果．