基于FPGA的高阶FIR滤波器设计

以对激光陀螺的滤波为应用背景,利用FPGA内部RAM、ROM和乘法器IP核为核心,经过可靠的同步时序设计和稳定的逻辑控制设计,在低成本的情况下很好地实现了一种高阶滤波器的设计;并且具有良好的可移植性。使用该滤波器,极大地降低了系统成本和复杂度,可以使设计人员轻松地完成对激光陀螺的高阶滤波,而不需要提高系统硬件成本。     

基于IP软核的计算机组成原理实验设计

提出一种基于IP软核和EDA工具软件的计算机组成原理开放式硬件实验设计方法。基本IP核由控制器IP核功能模块组、数据通路IP核功能模块组和时序电路IP核功能模块组构成,可以根据不同的实验目的灵活构建基于IP核的功能电路,并给出双总线结构模型机设计过程及仿真测试结果。通过硬件设计过程的参与有效地培养了学生的工程实践动手能力和创新设计能力。     

一种16位CPUIP核的功能验证方法

分析了IP核设计过程中功能验证的重要性,研究了CIU96B IP核设计,在此基础上提出了一个相应的验证平台设计,仿真显示该验证平台结构的实现了对该IP核的验证,有效地促进了该IP核的设计.     

SOPC设计中用户自定义IP核开发

本文介绍了SOPC设计中用户自定义IP核的设计步骤,并在此基础上开发出频率计IP核。结果表明:开发的频率计IP核实现灵活,结构紧凑,可重用性好,充分体现了SOPC设计的优越性。     

SystemC在UART的IP软核设计中的应用

在IP软核的设计过程中,可以利用SystemC行为模型描述特点代替传统HDL语言,建立行为模型和验证平台.以一个通用异步收发器的IP核设计为例,详细讨论整个IP软核的设计流程,重点分析了行为模块和验证模块的设计.结果表明,SystemC对于提高代码效率和IP开发速度有着重要作用.     

相位匹配双阵元去噪算法的IP设计

针对目前一些去噪算法中存在预先估计噪音的问题和缺乏实用去噪算法的IP核设计,提出了双阵元相位匹配的去噪算法并给出了数学表达式及数学证明,该算法无需知道噪声的先验知识,采用阵列的方式直接求出信号。针对该算法进行了IP核的设计,给出了组成该IP核内部模块的设计,对算法整体IP核的设计进行了详细的剖析,给出了其原理图和RTL图,在整体设计完成后,对双阵元相位匹配去噪算法IP核进行了功能仿真,证明其逻辑上的合理性,通过时序仿真证明了设计使用的正确性。     

基于GPRS网络的可靠数据传输的研究及其应用

介绍了通过GPRS无线网络在51单片机上实现TCP/IP协议进行点对点可靠的大数据量传输的方法。在设计中使用P89C51RD芯片和WAVECOMQ2403AGPRS模块,外扩32KB的RAM用于对TCP/IP数据包的缓存和1Mb的Flash用于对大数据的存储。     

基于FPGA的高速PCI采集卡设计

提出一种基于FPGA的高速PCI采集卡的设计方案,详细介绍了系统的硬件和软件结构,分析了FP-GA内部各个模块的功能和原理,并着重描述了PCI接口模块IP核的设计.通过将数据采集的控制模块和PCI接口模块集成在FPGA内部,加上采用双口RAM技术,实现了数据高速采集、传输和存储.该系统集成度高、设计灵活、电路简洁、可扩展性好、抗干扰能力强,适用于航空综合检测设备和智能仪器等高速数据采集场合.     

自定制IP核的开发及应用

IP核是具有特定功能的可移植的电子单元,根据产品交付方式可分为软核、硬核和固核。IP软核是用硬件描述语言描述的功能块,与工艺无关,可灵活应用于电子系统设计中。本文开发具有自主知识产权的ARINC429总线IP核,可用于429总线通信应用场合。本文首先介绍了ARINC429总线及其应用,接下来就主要针对ARINC429总线IP核设计进行了介绍,以期可以更好地了解ARINC429总线IP核。     

基于Wishbone总线结构的情景式IP核测试方案

随着集成电路技术的发展,IP核复用成为集成电路SOC设计的主流．该文通过对广泛应用于SOC设计中的Wishbone总线体系结构和国际上常用IP核测试方法的研究,提出一种基于Wishbone总线结构的情景式IP核测试方案．通过对该方案应用于实际项目后所产生实验数据的分析,证明这种IP核测试方案能大大降低系统层测试难度,加快系统层设计速度,并能显著提高测试激励效率和可观电路结构测试覆盖率．     

基于ARM内核的网络收音机的设计与实现

文中在简介了ARM内核的特点和EP7312CPU的资源情况后，介绍了基于目前最常用的IP内核ARM内核的．网络收音机的功能设计及其基本设计思想，以及网络收音机的软硬件设计方案，尤其对网络收音机的软件设计进行了详细的介绍，这是网络收音机最关键的部分．论文对基于ARM的嵌入式系统设计有较大的参考价值．     

基于USB2.0协议的多功能IP核的研究与开发

通过研究最新版本的USH2.0协议和相关接口协议,并根据Verilog HDL语言相关语法给出了一种面向SoC应用的可按需定制可重用的多功能USB IP核的设计思路,并用verilog HDL对USB提供的USB Host,Device,Hub,OTG功能进行了RTL描述和仿真,结果表明设计的IP核是可用的.     

基于IP Core的数字电路综合实验

目前IP core以及IP core的运用是行业技术发展的一大趋势。对EDA技术实验教学中的IP core的综合运用进行了探讨。所给出的例子都是利用Xilinx的ISE软件,在其FPGA（SPARTAN3A and SPARTAN3AN系列）芯片上实现了的。文中所讨论的基本要点,对初学者如何理解设计重用和运用IP core来进行综合型实验设计是有所帮助的。     

无线传感器网络地址重构硅知识产权核

在基于Zigbee协议的无线传感器网络中采用少数字节固定表示节点地址,由于地址不够分配,就会出现地址缺乏．为实现无线传感器网络节点中地址的灵活调整,适应片上系统集成化的需求,解决无线传感器网络中地址不够分配的问题,提出了无线传感器网络地址重构硅知识产权（IP）核．描述了无线传感器网络地址重构IP核的数学求解模型．应用模块化分割技术采用硬件描述语言,在电子设计自动化（EDA）中综合实现了地址重构IP核．仿真结果表明,所完成的地址重构IP核可以满足无线传感器网络节点地址的灵活预置调整．为无线传感器网络节点单芯片系统的地址重构集成化提供了意义．     

鲁棒的车道偏移实时警告系统

提出了一种应用于安全驾驶辅助的鲁棒的车道偏移实时警告系统.采用ALTERA公司片上NIOS II系统的CycloneⅡ FPGA作为处理核心,应用了一种鲁棒的快速车道线偏移警告算法,利用Avalon总线进行IP核的定制,实现了车道偏移警告系统的软硬件设计.测试结果表明,系统的准确率和实时性能满足全天候车道偏移警告需求.     

一种使用BU-65170内部RAM实现双缓冲的星载1553B总线数据传输技术

星载1553B总线数据传输通常需要使用外部RAM缓存待发送数据,使用外部RAM带来系统功耗和面积的增加,也增加了系统的复杂性。提出了一种使用1553B芯片内部RAM实现双缓冲的数据传输方案。此方案采用FPGA作为主控芯片,BU-65170作为1553B总线控制芯片,利用BU-65170内部RAM的两个地址空间段构成双缓冲,避免使用外部RAM,简化了系统硬件设计,提高了系统的可靠性。对双缓冲区采取交替更新访问方式,实现了1553B总线数据的可靠传输。此方案已成功应用于星载GNOS掩星探测仪。