基于通用DSP的数字电视信源解码器硬件实现

针对目前国际上数字电视信源解码器主流解决方案即专用芯片方案缺乏广泛适应性和功能改变的灵活性等。提出了基于通用数字信号处理器TMS320C6415的标准清晰度数字电视信源解码器的总体设计方案和硬件实现方法．该方案可用软件实时实现传送流解复用、音频和视频解码，系统运行稳定可靠，音、视频输出质量良好．     

视频解码数据存储控制算法的改进研究

文章提出了一种数字电视信源解码片上系统（SoC，System on a Chip）存储系统的设计方案。通过分析系统中各种任务访问SDRAM的特点以及估算所需带宽，提出了视频数据的存储映射方法以及各种任务的时间片划分与总线仲裁算法。实验结果表明，利用此方法实现的解码芯片可以很好满足实时解码的要求。     

数字HDTV信源解码器的研究与实现

实现了以专用芯片组为核心器件的HDTV信源解码器，该解码器可配接不同制式的前端，组成完整的机顶盒方案，可对符合MPEG-2的视频流进行解码并兼容各种模拟电视的接收，可对AC-3或MPEG两种音频解码；提供了一个支持实时操作系统的硬件平台，在该平台上可以实现复杂的数字电视应用程序，该文重点叙述它主要的硬件原理。     

高清电视音频解码的定点DSP实现

实现基于DVB标准的高清电视多通道音频解码．对标准中定义的子带合成滤波流程进行优化，并利用窗系数的对称性和位分配表的相似性，使运算量和存储量减少50％以上．通过使用实时操作系统DSP／BIOS对DSP进行开发，简化了开发流程和接口控制，使不同DSP间代码移植简单．该解码器也可应用于数字音频广播的信源解码．     

基于S3C4510B的MPEG-4视频解码器的优化与实现

为了更好地满足嵌入式系统的实时性要求，对原有的MPEG-4视频解码算法进行了一系列的改进．根据ARM微处理器的体系结构，优化MPEG-4视频解码算法和代码，并进行软件仿真．实验数据表明，优化后的解码器性能得到了全面提升。结合ARM的S3C4510B开发平台，对MPEG-4视频解码程序进行移植和调试，成功地实现了嵌入式系统的MPEG-4视频实时解码．     

基于CW5521的AC3音频解码器优化与接口设计

本文首先讲述了国际音频标准DolbyAC3的特点，描述了解码流程，接着介绍本次解码的实验芯片：多媒体处理DSP芯片CW5521．在此重点讲述了体系结构和内部特征：接着根据其特点，给出了解码器优化的重要步骤。然后将此解码体系封装拆分成三部分：打开文件音频，音频解码，关闭音频文件，之后给出了通用的接口函数程序及测试程序的写法。试验结果表明，优化后的解码器性能有很大的提高，在CW5521上可以成功的进行实时解码。     

高吞吐率可变长码解码器的设计与实现

可变长码是视频压缩中常用的熵编码方式,因为码字的长度不固定,可变长码的解码器设计往往是整个视频解码器的难点之一.针对视频解码对可变长码解码器解码速率的要求,提出了多路并行解码的方案,排除了长度信息的反馈迟延对解码速率的制约.对解码过程中使用的分组信息表和解码符号表进行了改进,提出伪基础地址查表的方法,使分组信息表相对于同类解码器占用存储资源减小1/3,运算也相应简化.本方案可以在时钟频率为74.25 MHz的FPGA平台工作,可成为高清晰度数字电视解码器的组成部分.     

一种CAVLC解码器的研究与实现

熵解码算法性能好坏是H.264视频解码器性能高低的关键因素之一.基于上下文的自适应可变长编码CAVLC是H.264中采用的两种熵编码方案之一,通过对其解码过程的分析,用Verilog HDL实现了CAVLC解码器的硬件设计,用简单的加法操作代替耗时的查表操作,加快了解码速度,并实现仿真验证及综合,可达到1080p(@30Hz)视频的实时解码要求.     

数字电视系统的解复用和同步问题

解复用和同步是数字电视系统中的关键技术，涉及到复杂的实时控制过程，本阐明了数字电视系统中ＭＰＥＧ－２传输流解复用的实现方法，并详细讨论了ＭＰＥＧ－２解码器中系统时钟的恢复以及视频和音频的同步问题。     

面向应用层QoS的实时视频优化码率控制

基于传统视频信源编码在应用层QoS的联合信源信道优化，研究了信源编码和信道编码之间合理分配带宽以及信道与信源联合编码下的有效码率控制问题．依据视频编码的实时可变帧率下的VBR视频网络传输信道模型，提出了网络接入带宽统计复用基础上的优化信道码率分配；根据信道传输失真，推导出基于图像帧的全局信源信道联合失真估算递归模型，按照模型运算率失真优化下的跳帧参数和帧内宏块刷新率，实现整体的图像编码质量优化控制．相对于普遍采用的基于宏块的局部优化控制策略，所提出的优化码率控制策略能获取更一致的图像质量和更高的性能增益．