五级流水线 RISC-V 处理器软硬件协同仿真验证

针对国内 RISC-V(Reduced Instruction Set Computer-Five)处理器领域的空白以及对处理器性能的优化问 题, 将开源 3 级流水线 RISC-V 处理器 VScale 扩展为 5 级流水线处理器。 在对比 3 级流水线和 5 级流水线的差 异的基础上, 为 5 级流水线设计了冒险检测以及旁路单元, 解决了 5 级流水线的数据相关问题, 并为该处理器 编写外设(LCD1602、 UART)控制器, 最终在 FPGA(Field-Programmable Gate Array)开发板上实现了软硬件协同 仿真。 仿真结果表明, 扩展后的处理器运行正常, 且速度比扩展前的处理器快约 30%。     

一种高能效双发射处理器的设计与实现

为了提高高能效处理器的性能,基于ECore嵌入式处理器平台,在单反射按序流水线结构中引入两种轻量化的超标量结构——压缩指令双发射结构和选择性重命名结构。在Verilator生成的C++模型上进行的模拟实验结果表明,通过增加压缩指令双发射结构,流水线双发利用率平均值达到28%。通过增加选择性重命名结构,因名称冒险导致的流水线停顿占比从7.2%降至0.6%。相对于优化前,处理器的IPC提升4.8%,而功耗仅增加2.5%。     

一种基于混合频率的微处理器设计方法

为了在微处理器结构优化的同时保持合理的硬件开销,提出了一种混合频率策略.它允许流水线模块根据各自逻辑复杂度选择不同的工作频率;通过提高简单模块的工作频率,并增加复杂模块的并行度,以实现流水线的指令吞吐率的优化.实验表明,相比商业化的处理器,该策略下的超标量结构在保持电路和功耗开销的同时,指令吞吐率平均有23%的提高.     

基于CPLD的CAN控制器与DSP通信接口设计

介绍定点DSP处理器TMS320F240和CAN控制器SJA1000的特点,分析各自的接口信号及时序.详细给出基于CPLD 的CAN控制器和DSP处理器之间的接口电路的硬件设计方案.提到的设计方法根据CAN控制器的地址和数据线时分复用的时序特点,解决其与DSP的地址线和数据线分离之间所存在的问题.此外,还详细讲述在DSP控制器中使用汇编语言完成SJA1000的初始化、接收和发送CAN总线数据的软件实现.     

DLX流水线中相关问题的研究

介绍DLX流水线中的结构相关、数据相关以及控制相关的产生,并针对不同的相关问题提出解决方法,以提高流水线的效率.     

频率2 GHz的16核处理器二级缓存设计

摘要：
提出了针对多核处理器的2级缓存L2 Cache设计方案,以高效地处理访存请求.采用优化的目录协议维护与1级缓存L1 Cache的数据一致性,并结合片上目录来维护L2 Cache之间及其与3级缓存L3 Cache之间的一致性;在L2 Cache设计中,提出了基于MESIA F的Cache一致性协议,实现了最早返回取数数据的短流水线设计;采用相关链和远程链机制解决了监听应答导致的死锁问题;通过基于流水线的睡眠与唤醒技术降低了漏流功耗;通过细粒度门控时钟降低了其动态功耗.后端设计结果表明,经过优化设计的L2 Cache达到了频率2 GHz的设计目标,并已成功应用于某16核处理器芯片. 关键词：
中图分类号： 文献标志码： A     

数字信号处理器综合测试方案

该文以16位数字信号处理器测试为例,形成涵盖主要功能块的测试方案.对于指令部分,强调δ 和δ-的故障模型作为测试的重点;指令顺序先对内部寄存器读、写指令测试,然后测试其它指令;流水线指令测试按照数据条件、条件相关、转移相关的“写后读”方法进行测试;通用寄存器堆部分,结合边界扫描的MARCH B算法进行测试;中断部分,采用了全扫描链的中断测试算法;形成了整体数字信号处理器测试方案,并给出算法的测试程序、具体例子、测试程序统计结果.     

基于OMAP-L138的嵌入式运动控制器的设计与研究

提出一种基于OMAP-L138双核处理器的嵌入式运动控制器的设计方法.利用OMAP-L138的ARM核实现人机界面、数控代码编译等功能,DSP核实现插补及产生脉冲、控制电机运转.该控制器采用双CPU架构及片内内存共享数据的设计方法,能够更好地满足嵌入式运动控制器对实时性、控制精度及功耗的要求.     

JTAG边界扫描接口控制的设计及应用

介绍了一种JTAG边界扫描控制器结构,并以基本的RISC微处理器芯片进行处理.对组成接口控制器的各个主要部分都进行了介绍,并说明了它们之间的关系.详细的说明了相关的命令及它们的应用.最后简单的介绍了更方便用户应用的JTAG测试语言.     

10级流水线双精度浮点乘法器的设计

提出了一种基于IEEE754标准的双精度浮点乘法器的流水线设计方法. 该方法面向32bit数据通路的数字信号处理器,每个64bit双精度浮点操作数划分为2个32bit数据, 采用32bit×32bit无符号阵列乘法器实现有效数的相乘,并通过控制部分积与其选择信号在流水线中的同步传递,用1个66bit加法器实现了4个部分积的相加. 采用提出的舍入方法完成了有效数的舍入. 整个双精度浮点乘法器的设计分为10级流水线. 硬件仿真验证了该方法的正确性和有效性.     

一种32位浮点数字信号处理器(DSPs)的外设模型设计

提出一个使用VHDL语言建立的32位浮点DSPs的外设模型,并分析外设的结构,各部分的工作原理以及相互之间的通信.外设模型中包括了DMA、程序存储器控制器(PMC)、数据存储器控制器(DMC)、外部存储器接口(EMIF)、外设总线控制器(PBC)和定时器,中断选择以及启动逻辑等.模型具有单周期数据存取,多条指令并行读取,程序存储器的高速cache策略,DMA四通道独立控制与操作,DMA以及CPU的两个数据通道可以同时访问数据存储空间等特点.     

双转式永磁无刷直流电机的控制器设计

研究分析了双转式永磁无刷直流电机的工作原理,详细分析了双转式永磁无刷直流电机的位置检测方法,在此基础上设计了以数字信号控制器TMS320F2812为核心控制器、复杂可编程逻辑器件EPM7512AEQC208为辅助处理器的电机控制器,实现了双转式永磁无刷直流电机的闭环调速.重点阐述了系统硬件设计部分.     

多光口SDH网元中DCC通道速率适配电路的设计与实现

采用现场可编程门阵列(FPGA)，设计了一种用于SDH传输系统中数据通信通道(DCC)数据帧汇聚与速率适配的电路，可以将具有不同时钟的12个独立DCC通道中的HDLC数据帧进行提取、缓存并复接成一个时分复用的高速数据链路，交给Motorola MPC860中的多通道通信控制器进行处理，整个设计采用一片XILINX的xc2s200pq208完成，使用约17万等效门，在HDLC最大帧长为1kB的情况下，允许的多通道通信控制器与DCC通道时钟之间的时钟偏差大于1．4％，并给出了测试波形。     

基于S3C2410处理器的火灾报警控制器设计

针对目前采用的基于8位微处理器火灾报警控制器的不足，提出采用ARM920核的S3C2410微处理器作为核心处理器的方案。详细介绍了CAN总线协议和S3C2410微处理器的火灾报警控制器设计过程。     

基于I.MX6Q的便携式AUV控制器设计与实现

目前便携式AUV控制器大多以X86架构处理器为核心,体积大、集成度低、功耗高。本文依据AUV控制系统需求,设计了以ARM Cortex-A9系列I.MX6Q CPU为核心,集成电源、GPIO、串口扩展、网卡扩展、AD采集、CAN接口多个模块的电路为硬件平台,嵌入式Linux操作系统为软件运行环境的便携式AUV控制器。在硬件上对控制器进行了定制化设计,在软件上对各模块进行了Linux设备驱动设计与移植。经测试结果表明,该控制器有效地解决了AUV电子舱占用体积大,集成度低,功耗高的问题,而且性能可靠,为便携式AUV实现产品化打下了良好的基础。     

应用于小水电的可编程控制装置的设计

采用模块化设计、总线结构研制适用于小水电站的可编程控制装置,进一步改善小型水电站的工作环境,提高其经济效益.该装置中设计了主控板、电源板、开入板、开出板和A/D板.主控板采用高性价比、低功耗的DSP56F807芯片,CPLD(复杂可编程逻辑器件)控制电路,提高了装置处理数据的速度和抗干扰能力.装置通过串口RS232、RS485与上位机通讯实现对装置的在线监控.     

定位控制器的设计与实现

随着旅游、运输及交通监管智能化的发展,车辆自身的定位、导航、报告等需求日益强烈。在诸多的导航、定位、报告系统中,都包含有一个最基本的设备———定位控制器。介绍了一种基于87C520微处理器的定位控制器的设计和实现方法,尽管该控制器由于没有显示部分而无法单独使用,但其具有结构简单、成本低等特点,可方便地嵌入到各种导航、定位报告系统中,因此,具有良好的实际应用价值。     

基于多通道DMA控制器的媒体播放器SoC设计与验证简

提出了一种基于多通道直接内存存取DMA（direct memory access）控制器的媒体播放器片上系统SoC（system on chip）设计方案,不仅实现了内外部存储空间和I/O器件之间的数据直接传输,而且实现了多通道数据的片上并行交换。仿真验证表明,该SoC设计方案在提高片上总线通信效率及减轻处理器负担的同时,还可提升系统在媒体播放方面的整体性能。