一种应用于FPGA设计的GSFAP算法的优化

自适应滤波是应用在时变的未知系统中的关键技术,基于高斯-赛德迭代的快速仿射投影算法（FAP）是自适应滤波中解决输入信号相关性较高问题的一种较优算法,通过对这个算法的深入研究,以变换矩阵运算为基础,提出了一种应用于FPGA设计的优化方法.优化后的算法与原算法相比,运算更加简单,并易于在FPGA上实现.以ALTERA公司的CYCLONEⅡ芯片为目标设计芯片,为利用该芯片上集成的嵌入式乘法器对优化后的算法进行模拟设计建立了基础.     

一种基于MD5与RSA算法的数字签名系统设计与实现

讨论了MD5算法和RSA算法原理,设计并实现了一种基于MD5与RSA算法的数字签名系统。     

基于MD5的可逆无冗余加密算法

直接采用MD5算法对数据库中的敏感数据加密时,合法用户进行查询、更新等操作需要还原数据,MD5算法无法解密数据.可逆的加密算法都需要保存密钥,数据库增加了数据的冗余.本文提出一种基于MD5算法的可逆无冗余算法,实现对数据库中敏感数据进行加密、解密,而且不需要保存密钥.     

高性能64位并行前缀加法器全定制设计

基于64位基4的Kogge - Stone树算法原理,采用多米诺动态逻辑、时钟延迟多米诺和传输管逻辑等技术来设计和优化并行前缀加法器的结构,达到减少了加法器各级门的延迟时间目的.为实现版图面积小、性能好,采用启发式欧拉路径算法来确定块进位产生信号电路结构,采用多输出多米诺逻辑来优化块进位传播信号,采用6管传输管逻辑的半...     

Radix-8复数除法器的设计与实现

设计了一种高性能、低功耗的Radix-8时序复数除法器.该复数除法器采用了逐位递归算法和操作数预变换技术,并在传统结构的基础上,选用冗余形式保留预校正变量,节省了超长进位加法器的使用,缩短了关键路径的延时.设计还通过实部和虚部商位的合并以及基于6输入查找表结构的硬件优化,提高了乘加逻辑单元的资源利用率.Stratix-Ⅱ型现场可编程逻辑器件仿真验证表明,与使用超长进位加法器的传统结构相比,所设计的复数除法器的速度提高了44%,硬件资源减少了31%.     

太阳能双轴聚光跟踪控制设计与优化

针对聚光光伏跟踪控制的要求,设计了一种改进型的太阳能双轴跟踪控制系统,并对控制系统进行了优化.系统采用一种新型太阳位置算法ENEA(2007),高度角和方位角的最大误差不超过0.002 7°;硬件平台采用STM32系列芯片作为系统的控制核心,在电机控制追踪精确度方面进行了优化.经现场实验测试,该控制系统运行稳定可靠,整体误差较低.     

一种无磁流量计量芯片的设计

分析了无磁传感器的工作原理,提出一种高灵敏度的无磁计量算法.设计了一款无磁流量计量芯片的系统架构,通过I2C接口可完成对芯片的工作模式、传感器设置、采样频率等参数的智能控制,采用0.6.μm工艺进行了流片.仿真测试结果表明,该芯片可实现90°叶轮转角的测量.在3.3.V供电电压下,芯片正常工作时电流为5.μA,休眠模式下电流为0.01.μA,可广泛用于流量和热能仪表中.     

短距离加密无线数据传输系统的设计与实现

针对传统无线数传系统不能加密以保证数据和文件的安全性问题,设计一种利用Noekeon算法加密文件的短距离无线数传系统.该系统由软件和硬件共同运行:利用C#语言实现主控界面的编程,将Noekeon算法密钥存放在USBkey里,在系统界面调用Noekeon算法对文件进行加解密,操作USB1101-232无线数传模块对文件进行传输,利用MD5算法验证收发双方的HASH值.测试结果表明,该系统可保证文件传输的可靠性和安全性.     

Radix-16 Booth流水线乘法器的设计

设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 Booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%.     

基于FPGA的MD5高速处理模型设计

为提高MD5的处理速度,提出了基于数据流的设计思想.该思想在设计阶段可以对特定的FPGA、预期的系统性能、复杂的专用算法等进行有效评估.基于该思想,提出了3种不同的MD5节点模型.通过分析,对其中1种模型进行实验,实验验证了基于数据流的设计思想能有效提高MD5的吞吐量,达到66.56 Gbit/s.