竞争对数字电路稳定性影响分析

分析了数字电路竞争对单片机控制电路稳定性的影响，并对异步时序电路 竞争现象及消除方法进行了深入讨论。     

电平异步时序逻辑电路的险态

电平异步时序逻辑电路中的险态会造成电路的错误转换,必须设法消除。本文介绍电平异步时序电路中可能出现的组合险态和时序险态,分析其产生的原因以及识别和消除的方法。     

同步和异步时序逻辑电路统一分析的新方法

利用引入含时钟信号的触发器激励方程,提出了一种新的时序电路的分析方法,实现了同步、异步时序电路分析过程的统一;对于异步时序电路,所求得的触发器激励方程与同步时序电路的触发器激励方程是一样的,且该方法与传统的同步时序电路的分析方法是一致的。     

消除电平异步时序电路中竞争冒险的探讨

本文认为信号通过门电路时必然具有的传输延时，是异步时序电路产主组合竞争冒险的重要原因，而输入变化慢于状态变化，则是时序竞争冒险产生的原因。识别组合竞争冒险需要用代数法和卡诺图法，识别时序竞争冒险时可以直接从状态转移表中求之。文章还认为，消除组合竞争冒险的措施有四种：引入封锁脉冲、引入选通脉冲、接入滤波电容和修改逻辑设计。消除时序竞争冒险的方法，则是在由Y到y的延迟线上人为地插入新的延时元件。     

异步时序电路设计的系统方法

本文用同步时序电路设计的系统方法和硬件结构形式处理异步电路设计,把异步和同步时序电路设计方法统一起来了。这不仅大大简化了时序电路的设计过程,而且能满足现代设计关于系统性、清晰性和可靠性的要求。     

四值异步时序电路的设计

采用时钟覆盖法设计异步时序电路，能够获得最佳的时钟方程，本文主要讨论选用以模代数为系统的四值JK触发器，采用时钟覆盖法设计四值异步时序电路。     

脉冲异步电路的设计与仿真

该文针对大学计算机专业《数字逻辑设计》课程中脉冲异步时序逻辑电路的教学提出改进,将触发器的特性方程和时钟条件加以综合设计,采用仿真软件对设计方案进行验证,并示范在脉冲异步时序电路设计中的运用,有助于学生理解和掌握脉冲异步时序电路的设计和仿真方法。     

消除时序电路中的竞争干扰

通过分析次序脉冲发生器，着重指出在时序电路中存在过渡竞争干扰，从而给出一些消除这种干扰的措施。     

消除电平异步时序电路中竞争冒险的探讨

本文认为信号通过门电路时必然具有传输延时，是异步时序电路产生组合竞争冒险的重要原因，崦输入变化慢于状态变化，则是时序竞争冒险产生的原因，识别组合竞争冒险需要用代数法和卡诺图法，识别时序竞争冒险时可以直接从状态转移表中求之。     

消除时序电路中的竞争干扰

通过分析次序脉冲发生器，着重指出在时序电路中存在过渡竞争干扰，从而给出一些消除这种干扰的措施。     

同步设计方法在CPLD中的应用研究

同步设计和异步设计是时序电路设计中的两种基本类型。通过在CPLD器件中同步设计方法和异步设计方法的应用对比,可知同步设计方法所得电路的工作频率较高且电路中不易产生竞争-冒险现象,因此在复杂可编程逻辑器件的设计中采用同步设计方法是保证电路高效、可靠工作的有效措施。     

符号卡诺图法在异步时序电路设计中的应用

本文提出一种异步时序电路设计的符号卡诺图的新方法。符号卡诺图与一般卡诺图相比,不但能反映时序系统状态转换结果,同时还能反映状态转换过程。在异步时序电路设计中,它将时钟方程和状态方程的求解归在统一的符号卡诺图上进行。方法简便,严密。     

计数器竞争冒险及其处理的仿真分析

采用同步清零或置数方式完成的计数器，一般不会出现竞争冒险现象，而采用异步清零或置数方式完成的计数器往往会出现竞争冒险现象。以74LS160同步计数器(异步复位、同步置数)组成的7进制计数器为例，利用multisim仿真软件来进行分析，并且给出消除异步复位产生的竞争冒险的方法。结果表明采用延时法和异步清零、异步置数变成同步清零、同步置数法，可以有效地消除计数器采取异步清零、异步置数方式所产生的竞争冒险，使得计数器能正常工作。     

时序逻辑电路中的竞争冒险

分析了异步时序逻辑电路和同步时序逻辑电路中的竞争冒险现象,给出了消除竞争冒险的方法和途径．     

论时序电路的统一设计和统一分析

建立了含有时钟信号的触发器翻转方程 ,讨论了时钟信号的普遍描述 ,并在此基础上提出了同步和异步时序电路的统一设计和统一分析     

电位异步电路修正项构成法则(英文)

利用开环法获得了电位异步时序逻辑电路的激励变量项和静态变量项的一般与或逻辑表达式,并且在逻辑余式理论的基础上导出了一个和两个外部激励的异步时序电路的全部修正项,最终解决时序险象提供了坚实基础和最有用的前提条件。     

基于关键路径的FPGA时序电路最大工作频率测试方法

常规的测试时序电路最大工作频率的方法不仅受到测试设备测试能力的限制,还需要针对待测电路开发一套测试激励并逐个对待测电路进行测试,而不同的测试激励将带来测试误差.针对上述问题,提出了一种通过构建内建自测试(Build-in Self Test,BIST)电路测试FPGA中时序电路关键路径延迟,从而获取时序电路最大工作频率的测试方法.该方法根据时序电路的静态时序分析结果,首先从时序电路中抽取关键路径,随后在关键路径两端构建BIST电路并为其提供测试激励.基于该测试方法,利用C++语言开发了一个软件平台实现了对时序电路抽取关键路径和构建BIST电路的过程,大大降低了测试前构建BIST电路的时间和劳动力成本.实验结果表明,与消除了由测试激励不同带来的误差的常规方法相比,本文提出的测试方法的平均误差仅为2.70%.     

电平型异步时序电路设计中建立状态流程表的简捷方法

在传统的电平型异步时序电路设计中,一般都采用时间图——原始流程表——简化流程表的步骤来建立流程表。本文提出了总态图——行划分图——简化流程表的方法,不需经过原始流程表即可得到简化后的流程表,从而简化了设计过程。     

Protel软件在数字电路实践教学中的辅助应用

在数字电路教学中,利用Protel软件对典型的异步时序电路进行仿真和PCB制板,通过向学生演示课本上的原理图电路的工作原理以及PCB制板的过程,探索一种新的教学方式,提高高职学生的理解和理论联系实际的能力,以取得更好的教学效果.     

数字电路中竞争与冒险及其对策

通常人们总是考虑数字电路达到稳定状态的逻辑关系而往往忽视其过渡过程。实际上,设计一个实用的数字系统,如何考虑不周,虽然从逻辑关系上看完全正确,但调试时,常产生逻辑混乱,得到错误的结果。其重要的原因之一是数字电路中的竞争与冒险,即数字电路的过渡过程所引起的。有关参考文献认为,同步时序电路中,由于同步脉冲的作用,可不考虑竞争与冒险问题。本文从竞争与冒险产生的机理出发,指出同步时序电路中同样存在竞争与冒险,并提出了准确工作的条件。本文还提出了数字系统中大范围内竞争与冒险的新概念,通过实例,提出了解决的办法。