| 一种基于FPGA的数字锁相环测速实现方法 |
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| 引用本文： | 王广平,马选谋,岳喜成. 一种基于FPGA的数字锁相环测速实现方法[J]. 宝鸡文理学院学报(自然科学版), 2005, 25(1): 56-59 |
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| 作者姓名： | 王广平 马选谋 岳喜成 |
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| 作者单位： | 1. 宝鸡职业技术学院,工学部,陕西,宝鸡,721004
2. 宝鸡文理学院,物理系,陕西,宝鸡,721007 |
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| 摘 要： | 通过锁相环路的应用介绍,说明了全数字锁相环的优点,详细讨论了如何在FPGA中利用Verilog语言VHDL语言混和实现全数字锁相测速方案和利用锁相环DPLL中,可逆计数器模值的能修改特性,来控制DPLL的跟踪补偿和锁定时间,DPLL的中心频率以及消除"纹波"的方法.
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| 关 键 词： | 数字锁相环 变模计数器 中心频率 数字鉴相器 FPGA 全数字锁相环 测速 方法 loop digital 纹波 中心频率 锁定时间 跟踪补偿 控制 特性 修改 可逆计数器 DPLL 方案 VHDL 语言 Verilog 利用 |
| 文章编号： | 1007-1261(2005)01-0056-04 |
| 修稿时间： | 2004-09-28 |
A speed-measured way based on digital phase-locked loop of FPGA |
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| WANG Guang-ping,MA Xuan-mou,YUE Xi-cheng. A speed-measured way based on digital phase-locked loop of FPGA[J]. Journal of Baoji College of Arts and Science(Natural Science Edition), 2005, 25(1): 56-59 |
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| Authors: | WANG Guang-ping MA Xuan-mou YUE Xi-cheng |
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| Affiliation: | WANG Guang-ping~1,MA Xuan-mou~1,YUE Xi-cheng~2 |
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| Abstract: | It is discussed how to implement a lead lag DPLL (LL-DPLL) in Verilog with a ALTERA'S CPLD to recover the speed of an motor and through the up_down counter to adjust the ceter frequence of DPLL,change the modle number to control the phase retrieve. The effect of the loop's architecture parameters on its performance is indicated. |
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| Keywords: | digital phase-locked loop mode-changed counter center frequence lead lag digital phase detector |
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