| 10-bit 100-Ms/s视频模拟前端IP核的设计 |
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| 引用本文： | 顾今龙,王睿,秦亚杰,洪志良.10-bit 100-Ms/s视频模拟前端IP核的设计[J].复旦学报(自然科学版),2009(4). |
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| 作者姓名： | 顾今龙 王睿 秦亚杰 洪志良 |
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| 作者单位： | 复旦大学专用集成电路和系统国家重点实验室; |
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| 摘 要： | 设计了一个10 bit,100 Ms/s视频模拟前端IP核,并用台积电(TSMC)0.18μm 1.8/3.3 V互补金属氧化物半导体(CMOS)纯数字工艺进行了仿真.电路中模拟部分采用3.3 V电源电压,仿真结果显示当输入信号为18 MHz,信号幅度为满幅(单端1 V,差分2 V)时,输出信号信号-噪声-失真比(SNDR)为60 dB.整个电路的功耗为73 mA,版图面积为2 mm×2.5 mm.
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| 关 键 词： | 视频模拟前端 低通滤波器 流水线模数转换器 金属叉指电容 |
Design of 10-bit 100-Ms/s Video Analog Front End IP Core |
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| GU Jin-long,WANG Rui,QIN Ya-jie,HONG Zhi-liang.Design of 10-bit 100-Ms/s Video Analog Front End IP Core[J].Journal of Fudan University(Natural Science),2009(4). |
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| Authors: | GU Jin-long WANG Rui QIN Ya-jie HONG Zhi-liang |
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| Institution: | ASIC & System State Key Laboratory;Fudan University;Shanghai 201203;China |
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| Abstract: | |
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| Keywords: | video analog front end low pass filter pipelined ADC staggered metal finger |
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