|
|||||
|
|
| FPGA之基于Verilog语言实现优先抢答锁存模块的实现① | |
| 作者姓名： | 赵厚科 李祖君 |
| 作者单位： | 西南民族大学电气信息工程学院,四川 成都,610225;佳木斯大学理学院,黑龙江 佳木斯,154007 |
| 基金项目： | 国家自然科学基金;佳木斯物理学会KY2019002 |
| 摘 要： | 抢答模块和锁存模块的基本实现是抢答器,抢答器是比赛和竞赛中一种常用且必备的装置,其原理是一种非常典型的数字逻辑电路,其中含有时序逻辑电路和基本逻辑电路组成,其项目包含D触发器,锁存器,分频器,7段数码管的译码器,主持人按开始按钮示意开始抢答,本文将使用Verilog HDL语言实现其功能,并通过对抢答器电路设计的分析加深对其功能实现电路的认识和理解。 |
| 关 键 词： | Verilog HDL 数字电路设计 抢答模块 |
| 本文献已被 CNKI 万方数据 等数据库收录！ | |