| 带I2C接口的时钟IP核设计与优化 |
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| 引用本文： | 邱枫,杨尊先.带I2C接口的时钟IP核设计与优化[J].福州大学学报(自然科学版),2011,39(6):857-861. |
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| 作者姓名： | 邱枫 杨尊先 |
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| 作者单位： | 福州大学物理与信息工程学院 |
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| 基金项目： | 福建省自然科学基金资助项目(2010J01332);教育部出国留学人员回国启动基金资助项目(LXKQ201101) |
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| 摘 要： | 采用FPGA可编程逻辑器件和硬件描述语言Verilog实现了时钟IP核数据传输、调时和闹铃等功能设计.在此基础上,分析和讨论IP核功能仿真和优化的方法,并通过Modelsim仿真工具和Design Compile逻辑综合优化工具对设计进行仿真、综合和优化,证明了设计的可行性.
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| 关 键 词： | FPGA Verilog 时钟 仿真 优化 |
The design and optimization of a clock IP core with I~2C interface |
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| QIU Feng,YANG Zun-xian.The design and optimization of a clock IP core with I~2C interface[J].Journal of Fuzhou University(Natural Science Edition),2011,39(6):857-861. |
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| Authors: | QIU Feng YANG Zun-xian |
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| Institution: | (College of Physics and Information Engineering,Fuzhou University,Fuzhou,Fujian 350108,China) |
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| Keywords: | |
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