| 一种旨在优化速度的多功能乘累加器设计 |
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| 引用本文： | 张晓潇,陈杰,韩亮,林川.一种旨在优化速度的多功能乘累加器设计[J].科学技术与工程,2006,6(13):1917-1920. |
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| 作者姓名： | 张晓潇 陈杰 韩亮 林川 |
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| 作者单位： | 中国科学院微电子所通信与多媒体SOC实验室,北京,100029;中国科学院微电子所通信与多媒体SOC实验室,北京,100029;中国科学院微电子所通信与多媒体SOC实验室,北京,100029;中国科学院微电子所通信与多媒体SOC实验室,北京,100029 |
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| 摘 要： | 介绍了一种40±16×16位高速乘累加/减器的设计。该乘累加/减单元支持有符号数、无符号数及混合符号数的乘法、乘累加/减运算,并支持多种舍入的乘法、乘累加/减运算。该单元采用了改进的Booth算法和Wallace树结构,简化了部分积的产生,及部分积符号的扩展;优化了Wallace树的连接结构,及后续多个操作数的处理次序,从而显著地提高了乘累加/减器的速度。该设计综合考虑了高性能通用DSP对乘累加/减器的要求,作为某高速高性能定点DSP的一部分,已经实现了RTL电路设计、功能仿真、和PC综合,并准备流片且进行FPGA系统开发板的芯片验证。
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| 关 键 词： | 高速 乘累加/减器 并行 Booth算法 Wallace树 |
| 文章编号： | 1671-1815（2006）13-1917-06 |
| 收稿时间： | 2006-02-07 |
| 修稿时间： | 2006年2月7日 |
A Speed Optimized Multifunctional MAC Architecture |
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| ZHANG Xiaoxiao,CHEN Jie,HAN Liang,LIN Chuan.A Speed Optimized Multifunctional MAC Architecture[J].Science Technology and Engineering,2006,6(13):1917-1920. |
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| Authors: | ZHANG Xiaoxiao CHEN Jie HAN Liang LIN Chuan |
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| Abstract: | |
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| Keywords: | high speed multiply-accumulate (MAC) unit parallel Modified Booth Algorithm Wallace Tree |
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