| 利用微电子测试图形研究CMOS IC的锁定效应 |
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| 引用本文： | 林英,贺德洪,桂力敏. 利用微电子测试图形研究CMOS IC的锁定效应[J]. 上海师范大学学报(自然科学版), 1993, 0(3) |
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| 作者姓名： | 林英 贺德洪 桂力敏 |
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| 作者单位： | 华东师范大学电子科学技术系，华东师范大学电子科学技术系，华东师范大学电子科学技术系 上海第二工业大学可靠性研究室 |
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| 摘 要： | 体硅 CMOS IC 内不可避免地存在着寄生 pnpn 四层结构,在一定条件下,导致器件闭锁失效。本文结合专门用于研究 CMOS IC 内锁定的微电子测试图形,对以设计、工艺制备的一系列组合测试结构,进行测试,并对锁定现象作对比分析,提出了优化设计的途径。
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| 关 键 词： | 微电子 测试结构 CMOS IC 锁定 寄生pnpn四层结构 |
Study on the Latch-up Effect of CMOS IC by Using Microelectronic Test Patterns |
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| LIN YING HE DEHONG GUI LIMIN. Study on the Latch-up Effect of CMOS IC by Using Microelectronic Test Patterns[J]. Journal of Shanghai Normal University(Natural Sciences), 1993, 0(3) |
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| Authors: | LIN YING HE DEHONG GUI LIMIN |
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| Affiliation: | Department of Electronic Science & Technology |
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| Abstract: | The parasitic pnpn structure exists inherently in bulk CMOS IC.It leads devices to Latch-up failures under certain conditions.This paper studies Latch- up behavior comparatively through a series of tests on a set of composite-test structures which have been designed and technologically manufactured.Then the approaches to optimum design are proposed. |
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| Keywords: | microelectronic test structure CMOS IC latch-up parasitic pnpn structure |
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