| 250 MHz 时钟产生电路中低抖动锁相环的仿真与设计 |
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| 引用本文： | 高静,王彬,张晰泊,姚素英. 250 MHz 时钟产生电路中低抖动锁相环的仿真与设计[J]. 天津大学学报(自然科学与工程技术版), 2007, 40(12): 1403-1408 |
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| 作者姓名： | 高静 王彬 张晰泊 姚素英 |
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| 作者单位： | 天津大学电子信息工程学院 天津300072(高静，王彬，姚素英)，天津中晶微电子有限公司 天津300192(张晰泊) |
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| 摘 要： | 提出了一种基于行为级的锁相环(PLL)抖动仿真方法.分析了压控振荡器的相位噪声、电源和地噪声以及控制线纹波对输出抖动的影响.采用全摆幅的差分环路振荡器、全反馈的缓冲器以及将环路滤波器的交流地连接到电源端等措施,减小了PLL的输出抖动.给出了一个采用1st silicon 0.25μm标准CMOS工艺设计的250 MHz时钟产生电路中低抖动锁相环的实例.在开关电源和电池供电2种情况下,10分频输出(25 MHz)的绝对抖动峰峰值分别为358 ps和250 ps.测试结果表明该行为级仿真方法可以较好地对PLL的输出抖动做出评估.
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| 关 键 词： | 锁相环 噪声 抖动 时钟产生 |
| 文章编号： | 0493-2137（2007）12-1403-06 |
| 收稿时间： | 2006-10-18 |
| 修稿时间： | 2007-09-04 |
Simulation and Design of a Low Jitter PLL for 250 MHz Clock Generation Circuit |
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| GAO Jing,WANG Bin,ZHANG Xi-bo,YAO Su-ying. Simulation and Design of a Low Jitter PLL for 250 MHz Clock Generation Circuit[J]. Journal of Tianjin University(Science and Technology), 2007, 40(12): 1403-1408 |
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| Authors: | GAO Jing WANG Bin ZHANG Xi-bo YAO Su-ying |
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| Abstract: | |
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| Keywords: | phase-locked loops noise jitter clock generation |
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