| DVB-S2系统中LDPC编码的FPGA实现 |
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| 引用本文： | 张文俊,王琳.DVB-S2系统中LDPC编码的FPGA实现[J].重庆邮电大学学报(自然科学版),2008,20(4):436-439. |
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| 作者姓名： | 张文俊 王琳 |
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| 作者单位： | 重庆邮电大学编码技术研究所,重庆,400065;重庆邮电大学编码技术研究所,重庆,400065;厦门大学通信工程系,福建,361005 |
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| 基金项目： | 教育部新世纪优秀人才支持计划项目
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福建省科技重点项目
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重庆市科委自然科学基金项目 |
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| 摘 要： | 分析了DVB-S2中LDPC码的特点，给出了一种面向FPGA的LDPC码编码实现方案，并采用Verilog HDL语言在Virtex 4 xc4vlx60芯片上实现了该编码器的设计，设计采用多个BlockRAM存储校验位，实现了与同一信息位关联的所有校验位的并行处理，提高了编码速度。综合结果表明：该编码器的吞吐量约为49.95 Mbit/s，在占用资源较少的情况下满足了DVB-S2标准的要求。
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| 关 键 词： | DVB-S2 低密度奇偶校验码 FPGA |
| 收稿时间： | 2007/12/13 0:00:00 |
FPGA implementation of LDPC encoder in DVB-S2 |
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| ZHANG Wen-jun,WANG Lin.FPGA implementation of LDPC encoder in DVB-S2[J].Journal of Chongqing University of Posts and Telecommunications,2008,20(4):436-439. |
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| Authors: | ZHANG Wen-jun WANG Lin |
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| Institution: | Institute of Coding and Information Technology, Chongqing University of Posts and Telecommunications, Chongqing 400065, P.R.China |
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| Abstract: | This paper analyses the characteristics of the LDPC code in DVB S2, and proposes an encoding architecture for FPGA implemented with Verilog HDL language on the chip of Virtex 4 xc4vlx60. The design method adopts many BlockRAMs to process all the parity bits relating to the same information bit in parallel, thus improving the encoding speed. Synthesis results show that this encoder has a throughput about 49.95 Mbps, which satisfies the demand of DVB S2 at the cost of low resource occupation. |
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