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电平异步时序逻辑电路的险态
作者姓名:
李德明
摘 要:
电平异步时序逻辑电路中的险态会造成电路的错误转换,必须设法消除。本文介绍电平异步时序电路中可能出现的组合险态和时序险态,分析其产生的原因以及识别和消除的方法。
关 键 词:
异步时序电路
险态
组合险态
时序险态
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